信号タイプとデータ型のサポート

HDL Coder™ では、Simulink^® の信号タイプとデータ型でコード生成がサポートされていますが、いくつか特殊なケースがあります。

バス

モデルの DUT ブロックまたは他のブロックに入力信号や出力信号が多数ある場合は、バス信号を作成するとモデルの可読性が向上します。バス信号またはバスは、要素と呼ばれる他の信号で構成される合成信号です。

バーチャルバスと非バーチャルバスを使用する設計の HDL コードを生成できます。たとえば、次を含む設計のコードを生成できます。

バスに接続されている DUT サブシステムの端子。
バスと HDL コード生成をサポートしている Simulink および Stateflow^® ブロック

バスがサポートされるブロック

バス対応ブロックとは、バス信号を入力として受け入れるブロックとバス信号を出力として生成できるブロックのことです。Simulink でサポートされるバス対応ブロックの一覧については、バス対応ブロックを参照してください。HDL Coder では、[HDL Coder] ブロックライブラリでバス対応ブロックのコード生成をサポートしています。詳細については、各ブロックページの [HDL コード生成] セクションを参照してください。以下のブロックがサポートされます。

さらに、サブシステム、モデル、および次のユーザー定義関数では、シミュレーションと HDL コード生成でバスがサポートされます。

Subsystem, Atomic Subsystem, CodeReuse Subsystem
モデル参照については、HDL コード生成でのモデル参照を参照。
Stateflow Chart (Stateflow)
MATLAB Function ブロック
MATLAB System ブロック
pixelcontrol バスを制御入力として受け入れる Vision HDL Toolbox™ ブロック

バスのサポートの制限

バスは IP Core Generation ワークフローではサポートされていません。さらに、次を使用する設計のコードは生成できません。

バスに接続されているブラックボックスモデル参照。
非ゼロの [初期条件] をもつ Delay ブロックへのバス入力。

列挙型

設計内の Simulink、MATLAB^® または Stateflow の列挙型に対して、コードを生成できます。

要件

列挙 string は、一意の名前をもたなければならず、Verilog^®、SystemVerilog、または VHDL 言語で予約されたキーワードを使用してはいけません。
ターゲット言語が Verilog または SystemVerilog の場合は、すべての列挙メンバーの名前が設計内で固有でなければなりません。

制限

次のワークフローまたは検証メソッドでは、最上位 DUT の端子の列挙型はサポートされていません。

IP コアの生成ワークフロー
Simulink Real-Time FPGA I/O ワークフロー
USRP デバイスワークフローのカスタマイズ
FPGA インザループ
HDL コシミュレーション

行列

設計内の次のブロックで行列タイプを使用できます。詳細については、各ブロックページの [HDL コード生成] セクションを参照してください。

HDL Coder ブロックライブラリ	サポートされているブロック
Discontinuities	次のブロックがサポートされています。 Dead Zone Relay Saturation
Discrete	次のブロックがサポートされています。 Delay Discrete-Time Integrator Memory Tapped Delay Unit Delay Unit Delay Enabled Synchronous Unit Delay Enabled Resettable Synchronous Unit Delay Resettable Synchronous Zero-Order Hold
HDL Floating Point Operations	Rounding Function ブロックがサポートされています。
HDL Operations	このライブラリのすべてのブロックがサポートされています。
HDL RAMs	このライブラリのブロックはサポートされません。
HDL Subsystems	このライブラリのブロックはサポートされません。
Logic and Bit Operations	次のブロックがサポートされています。 Bit Clear Bit Concat Bit Reduce Bit Rotate Bit Set Bit Shift Bit Slice Extract Bits Logical Operator Relational Operator Shift Arithmetic
Lookup Tables	このライブラリのブロックはサポートされません。
Math Operations	次のブロックがサポートされています。 Abs Add Assignment Bias Complex to Real-Imag Gain Product、行列乗算を含む。 Matrix Concatenate Math Function Real-Imag to Complex Reshape Sign Sum Unary Minus Increment Stored Integer Increment Real World Decrement Stored Integer Decrement Real World Sum of Elements Product of Elements
Model Verification	このライブラリのすべてのブロックがサポートされています。
Model-Wide Utilities	DocBlock がサポートされています。Model Info ブロックは行列のデータ型をサポートしません。
Ports & Subsystems	Subsystem, Atomic Subsystem, CodeReuse Subsystem ブロックがサポートされています。
Signal Attributes	次のブロックがサポートされています。 Data Type Conversion Data Type Duplicate Probe Rate Transition Signal Conversion Signal Specification
Signal Routing	次のブロックがサポートされています。 Mux Multiport Switch Selector Switch
Sources	次のブロックがサポートされています。 Constant Enumerated Constant Inport
Sinks	次のブロックがサポートされています。 Display Outport Scope To Workspace To File
User-Defined Functions	MATLAB Function ブロックがサポートされています。

サポートされていない信号タイプとデータ型

行優先のレイアウトで格納された行列は HDL コード生成でサポートされていません。
可変サイズ信号はコード生成でサポートされていません。