Bus Assignment

指定したバス要素への新しい値の代入

ライブラリ:
Simulink / Signal Routing
HDL Coder / Signal Routing

説明

Bus Assignment ブロックは、入力信号の値を選択したバス要素に割り当てます。バス要素を選択してその要素をバスに再構築する Bus Selector ブロックと Bus Creator ブロックを追加せずに、Bus Assignment ブロックを使用してバス要素の値を変更します。Bus Assignment ブロックを使用すると、バスの更新が簡略化され、サブシステムや参照モデルなどの個別のコンポーネントで発生する処理が反映されます。

Bus Assignment ブロックは、バス入力端子に接続されたバスの指定要素に、割り当て入力端子に接続された要素を割り当てます。このブロックは、これらの要素に割り当て済みであった要素を置き換えます。バスの構成には影響せず、要素本体の値のみが変更されます。置き換えられない信号は、置き換えられた他の要素からの影響を受けません。

値を代入する要素は非バス信号でもバス (バス配列を含む) でもかまいません。新しい値は、元のバスの要素の属性に一致しなければなりません。

既定では、Simulink^® は Bus Assignment ブロックの破損した選択内容を修復します。これは、上流のバス階層の変更が原因です。Simulink は、モデルが変更されたことを強調する警告を発します。Simulink がこのような修復を自動的には行わないようにするには、次を行います。

Simulink ツールストリップの [モデル化] タブで、[モデル設定] をクリックします。
[診断] 、 [接続性] ペインに移動します。
[バス選択を修復] コンフィギュレーションパラメーターを [修復不要のエラー] に設定します。

制限

Bus Assignment ブロックではメッセージはサポートされません。
Bus Assignment ブロックはバス配列内のバスを置換できません。代わりに、Assignment ブロックを使用してください。詳細については、バス配列への値の割り当てを参照してください。
Bus Assignment ブロックはバス配列内のバスの要素を置換できません。Bus Assignment ブロックで変更するバスのインデックスを選択するには、Selector ブロックを使用します。次に、選択したバスと Bus Assignment ブロックを一緒に使用します。

端子

入力

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`Bus` — 再代入する要素をもつ入力バス
バス

入力バーチャルバスまたは非バーチャルバスは、バスオブジェクト、固定小数点データ型、列挙データ型を含む Simulink でサポートされる任意のデータ型の実数値または複素数値の要素をもつことができます。バスにはバス配列を含めることもできます。

`:=` — バス要素に代入する新しい値
スカラー | ベクトル | 行列 | 配列 | バス

[割り当てられる要素] リスト内の各要素は割り当て端子を受け取ります。この端子に対応するバス要素は端子ラベルで示されます。signal1 という名前の要素の端子ラベルは [:= signal1] です。

バス要素に代入する信号を対応する割り当て端子に接続します。割り当て端子に接続される信号は、対応するバス要素と同じ構造、データ型、サンプル時間をもたなければなりません。1 つ以上の要素のサンプル時間を変更するには、Rate Transition ブロックを使用します。詳細については、非バーチャルバスのサンプル時間の変更を参照してください。

出力

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`Bus` — 出力バス
バス

出力バーチャルバスまたは非バーチャルバスには、選択した要素の割り当てられたバス要素の値と、その他の要素の変更されなかったバス要素の値が含まれます。

パラメーター

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`バス内の要素` — 入力バスの要素
要素名のリスト

このプロパティは読み取り専用です。

入力バス内の要素を選択して操作します。

要素名の横にある矢印は、要素が入れ子にされたバスであることを示します。入れ子にされたバス内の要素を表示するには、この矢印をクリックします。

1 つ以上の要素を選択した状態で、次をクリックします。

検索 — 選択した要素のソースを検出します。Simulink はその要素ソースを含んでいるシステムを開き、強調表示します。
選択 — 選択した要素を、値が代入される要素のリストに追加します。詳細については、割り当てられる要素を参照してください。

入力バスに修正を反映させるには、[更新] をクリックしてリストを更新します。

プログラムでの使用

ブロックパラメーター: InputSignals

型: cell 配列 | cell 配列の cell 配列

値: 入力バス要素の名前

既定の設定: なし

`名前でフィルター` — 入力要素のフィルター
テキスト

入力要素の長いリストをフィルター処理するために使用する検索用語を指定します。検索用語は引用符で囲まないでください。フィルターは部分的な文字列検索を行います。

検索用語を指定するための正規表現の使用など、フィルター処理オプションにアクセスするには、[名前でフィルター] ボックスの右にある [フィルター処理オプションを表示する] ボタンをクリックします。

`正規表現を有効にする` — 入力要素を正規表現でフィルター処理するオプション
オフ (既定値) | オン

要素名をフィルター処理するための MATLAB^® 正規表現の使用を有効にします。たとえば、[名前でフィルター] ボックスに「t$」と入力すると、要素名が小文字の t で終了するすべての要素およびその直接の親が表示されます。詳細については、正規表現を参照してください。

依存関係

このパラメーターにアクセスするには、[名前でフィルター] ボックスの右にある [フィルター処理オプションを表示する] ボタンをクリックします。

`フィルター処理された結果をフラットリストとして表示する` — フィルター処理された入力要素をフラットリストに表示するオプション
オフ (既定値) | オン

既定では、入力要素のリスト内の要素は階層ツリーで表示されます。フィルター処理された要素を、ドット表記を使用してバスの階層構造を反映するフラットリストに表示するには、このパラメーターを選択します。

依存関係

`割り当てられる要素` — 新しい値を割り当てるバス要素
要素名のリスト

このブロックには、このリストの要素ごとに割り当て端子があります。端子ラベルには、対応する要素の名前が含まれます。

要素の割り当て端子を追加するには、次を行います。

[バス内の要素] リストから 1 つ以上の要素を選択します。
[バス内の要素] リストから複数の要素を選択すると、それらを選択する順序によって [割り当てられる要素] リスト内の順序が設定されます。
オプションで、[割り当てられる要素] リスト内で要素が表示される場所を指定します。追加した要素が表示される上の要素を選択します。要素を選択しない場合、追加された要素はリストの末尾に表示されます。
[選択] をクリックします。

割り当て端子の順序を変更するには、リスト内の 1 つの要素または複数の連続要素を選択してから、[上] または [下] をクリックします。要素の順序を変更しても、端子との接続は維持されます。

割り当て端子を削除するには、リスト内の対応する要素を選択し、[削除] をクリックします。

リスト内の要素が入力バスにない場合、要素名は 3 つの疑問符 (???) で始まります。指定した名前の要素を含めるか、リストから要素を削除するには、入力バスを変更します。

プログラムでの使用

ブロックパラメーター: AssignedSignals

型: 文字ベクトル | string スカラー

値: 要素名のコンマ区切りリスト

既定の設定: なし

モデルの例

バス要素への信号値の代入

Bus Assignment ブロックを使用して、バス要素に代入される信号を置き換える。

モデルを開く

Simulink バス機能の確認

コンポーネントでのバスの使用、コンポーネントインターフェイスのバス端子の使用、一般的なバスワークフローの迅速な実行。

モデルを開く

ブロックの特性

データ型	`Boolean` \| `bus` \| `double` \| `enumerated` \| `fixed point` \| `half` \| `integer` \| `single` \| `string`
直達	`はい`
多次元信号	`はい`
可変サイズの信号	`はい`
ゼロクロッシング検出	`いいえ`

拡張機能

C/C++ コード生成
Simulink® Coder™ を使用して C および C++ コードを生成します。

実際のデータ型、または機能のサポートは、ブロックの実装に依存します。

HDL コード生成
HDL Coder™ を使用して FPGA 設計および ASIC 設計のための Verilog および VHDL のコードを生成します。

HDL Coder™ には、HDL の実装および合成されたロジックに影響する追加のコンフィギュレーションオプションがあります。

HDL コード生成でのバスの使用の詳細についてはバス (HDL Coder)およびバス信号を使用したモデルの可読性の向上および HDL コードの生成 (HDL Coder)を参照してください。

HDL アーキテクチャ

このブロックには単一の既定の HDL アーキテクチャがあります。

HDL ブロックプロパティ

ConstrainedOutputPipeline	既存の遅延を設計内で移動することによって出力に配置するレジスタの数。分散型パイプラインではこれらのレジスタは再分散されません。既定の設定は `0` です。詳細については、ConstrainedOutputPipeline (HDL Coder)を参照してください。
InputPipeline	生成されたコードに挿入する入力パイプラインステージ数。分散型パイプラインと制約付き出力パイプラインでは、これらのレジスタを移動できます。既定の設定は `0` です。詳細については、InputPipeline (HDL Coder)を参照してください。
OutputPipeline	生成されたコードに挿入する出力パイプラインステージ数。分散型パイプラインと制約付き出力パイプラインでは、これらのレジスタを移動できます。既定の設定は `0` です。詳細については、OutputPipeline (HDL Coder)を参照してください。

PLC コード生成
Simulink® PLC Coder™ を使用して構造化テキストコードを生成します。

固定小数点の変換
Fixed-Point Designer™ を使用して固定小数点システムの設計とシミュレーションを行います。

実際のデータ型、または機能のサポートは、ブロックの実装に依存します。

Bus Assignment

説明

制限

端子