Bus Selector

入力バスの要素を選択

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ライブラリ:
Simulink / Commonly Used Blocks
Simulink / Signal Routing
HDL Coder / Signal Routing

説明

Bus Selector ブロックは、入力バスから選択した要素を出力します。このブロックは、選択した要素を個別に、または新しいバーチャルバスに出力できます。

Bus Selector ブロックではメッセージと信号の要素を出力として混在させることはサポートされていません。

例

サブシステムおよびモデルのバスインターフェイスの簡略化

モデルを開く

Simulink バス機能の確認

コンポーネントでのバスの使用、コンポーネントインターフェイスのバス端子の使用、一般的なバスワークフローの迅速な実行。

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端子

入力

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Port_1 — 入力バーチャルバスまたは非バーチャルバス
バス

入力バーチャルバスまたは非バーチャルバスには、選択した要素が含まれます。

バスの配列では、Selector ブロックを使用して、Bus Selector ブロックと共に使用するバスを選択します。

出力

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Port_1 — 入力バスの選択した要素
スカラー | ベクトル | 行列 | 配列 | バス

既定では、ブロックは、選択した要素のそれぞれを、対応するバス要素名でラベル付けされた個別の出力端子から出力します。[バーチャルバスとして出力] パラメーターが有効になっていると、ブロックは選択した要素を、バーチャルバスにグループ化された 1 つの端子から出力します。

パラメーター

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ブロックパラメーターを対話的に編集するには、ブロックをダブルクリックします。

バス内の要素 — 入力バス内の要素のリスト
要素名のリスト

このパラメーターは読み取り専用です。

入力要素リストには、入れ子にされたバスの要素など、ブロックに入るすべての要素が含まれます。要素の横にある矢印は、入力要素がバスであることを示します。矢印をクリックすると、そのバスの内容を表示できます。

ブロックに入る要素のソースを強調表示するには、リスト内の要素を選択して [検索] をクリックします。

ダイアログボックスが開いている間に要素名を変更する場合は、[更新] をクリックしてリスト内の名前を更新します。

プログラムでの使用

ブロックパラメーター: InputSignals

型: cell 配列

値: 要素名

名前でフィルター — 表示される入力要素をフィルター処理するための検索用語
テキスト

表示される入力要素をフィルター処理するには、検索用語を入力します。フィルターは部分的な文字列検索を行います。検索用語は引用符で囲まないでください。

フィルター処理オプションにアクセスするには、[名前でフィルター] ボックスの右にある [フィルター処理オプションを表示する] ボタンをクリックします。

正規表現を有効にする — 表示される入力要素を正規表現でフィルター処理するオプション
`オフ` (既定値) | `オン`

表示される入力要素を正規表現または部分的な検索文字列のいずれかでフィルター処理するには、このパラメーターを選択します。既定では、表示される入力要素のフィルター処理に使用できるのは部分的な検索文字列だけです。

正規表現では、入力要素がパターンと一致するかどうかに基づいてフィルター処理されます。たとえば、[名前でフィルター] ボックスに「t$」と入力すると、要素名が小文字の t で終了するすべての要素 (およびその直接の親) が表示されます。詳細については、正規表現を参照してください。

依存関係

このパラメーターにアクセスするには、[名前でフィルター] ボックスの右にある [フィルター処理オプションを表示する] ボタンをクリックします。

フィルター処理された結果をフラットリストとして表示する — フィルター処理された結果をフラットリストとして表示するオプション
`オフ` (既定値) | `オン`

フィルター処理された結果を、ドット表記を使用してバスの階層構造を反映するフラットリストとして表示するには、このパラメーターを選択します。既定では、フィルター処理された結果は階層ツリーで表示されます。

依存関係

選択した要素 — 入力バスの選択した要素
要素名のリスト

このリストの各要素がブロック出力に含まれます。

要素をブロックの出力に追加するには、次を実行します。

[バス内の要素] リストから 1 つ以上の要素を選択します。
[バス内の要素] リストから複数の要素を選択すると、それらを選択する順序によって [選択した要素] リスト内の順序が設定されます。
オプションで、[選択した要素] リスト内で要素が表示される場所を指定します。追加した要素が表示される上の要素を選択します。要素を選択しない場合、追加された要素はリストの末尾に表示されます。
[選択] をクリックします。

または、Simulink^® エディターで、入力端子がバスを受け取り、すべての出力端子が他の端子に接続したときに、Bus Selector ブロックの出力側に近い新しい線を描画します。Simulink は、選択する要素の指定を求めるプロンプトを表示し、指定された要素用の端子を追加します。[バーチャルバスとして出力] が選択されている場合、この方法で端子を作成することはできません。

出力要素の順序を変更するには、リスト内の 1 つの要素または複数の連続要素を選択してから、[上] または [下] をクリックします。要素の順序を変更しても、端子との接続は維持されます。

ブロック出力から要素を削除するには、リスト内の要素を選択し、[削除] をクリックします。

リスト内の要素が入力バスにない場合、要素名は 3 つの疑問符 (???) で始まります。指定した名前の要素を含めるか、リストから要素を削除するには、入力バスを変更します。

制限

再帰限界値を超えないように、選択する要素の数は Bus Selector ブロックごとに 500 個未満にします。

プログラムでの使用

ブロックパラメーター: OutputSignals

型: 文字ベクトル

値: 'signal1,signal2' という形式の文字ベクトル

既定の設定: なし

バーチャルバスとして出力 — 選択した要素をバーチャルバスとして出力するオプション
`オフ` (既定値) | `オン`

既定では、ブロックは、選択した要素のそれぞれを、対応するバス要素名でラベル付けされた個別の出力端子から出力します。選択した要素をバーチャルバスにグループ化された 1 つの端子から出力するには、このパラメーターを選択します。

出力を非バーチャルバスに変換するには、Bus Selector ブロックの後に Signal Conversion ブロックを挿入します。Signal Conversion ブロックの [出力] パラメーターを [非バーチャルバス] に設定し、[データ型] を Simulink.Bus オブジェクトに設定します。

[選択した要素] リストに 1 つの要素のみが含まれていて [バーチャルバスとして出力] を有効にすると、その要素はバス内にラップされません。たとえば、要素がバスである場合、出力要素はそのバスです。要素がバスではない場合、出力要素はバスではありません。

プログラムでの使用

ブロックパラメーター: OutputAsBus

型: 文字ベクトル

値: 'on' | 'off'

既定の設定: 'off'

ブロックの特性

データ型	`Boolean` \| `bus` \| `double` \| `enumerated` \| `fixed point` \| `half` \| `integer` \| `single` \| `string`
直達	`はい`
多次元信号	`はい`
可変サイズの信号	`はい`
ゼロクロッシング検出	`いいえ`

ヒント

サブシステムおよびモデルインターフェイスのバスについては、Bus Selector ブロックをもつ Inport ブロックの代わりに In Bus Element ブロックを使用できます。In Bus Element ブロックは次のことを行います。

ブロック線図における線の複雑さと煩雑さを低減する。
インターフェイスの段階的な変更を容易にする。
使用ポイントに近いバス要素へのアクセスを許可して、Bus Selector および Goto ブロック構成の使用を回避する。

拡張機能

C/C++ コード生成
Simulink® Coder™ を使用して C および C++ コードを生成します。

実際のデータ型、または機能のサポートは、ブロックの実装に依存します。

HDL コード生成
HDL Coder™ を使用して FPGA 設計および ASIC 設計のための Verilog および VHDL のコードを生成します。

HDL Coder™ には、HDL の実装および合成されたロジックに影響する追加のコンフィギュレーションオプションがあります。

HDL コード生成でのバスの使用の詳細についてはバス (HDL Coder)およびバス信号を使用したモデルの可読性の向上および HDL コードの生成 (HDL Coder)を参照してください。

HDL アーキテクチャ

このブロックには 1 つの既定の HDL アーキテクチャがあります。

HDL ブロックプロパティ

ConstrainedOutputPipeline	既存の遅延を設計内で移動することによって出力に配置するレジスタの数。分散型パイプラインではこれらのレジスタは再分散されません。既定の設定は `0` です。詳細については、ConstrainedOutputPipeline (HDL Coder)を参照してください。
InputPipeline	生成されたコードに挿入する入力パイプラインステージ数。分散型パイプラインと制約付き出力パイプラインでは、これらのレジスタを移動できます。既定の設定は `0` です。詳細については、InputPipeline (HDL Coder)を参照してください。
OutputPipeline	生成されたコードに挿入する出力パイプラインステージ数。分散型パイプラインと制約付き出力パイプラインでは、これらのレジスタを移動できます。既定の設定は `0` です。詳細については、OutputPipeline (HDL Coder)を参照してください。

PLC コード生成
Simulink® PLC Coder™ を使用して構造化テキストコードを生成します。

固定小数点の変換
Fixed-Point Designer™ を使用して固定小数点システムの設計とシミュレーションを行います。

実際のデータ型、または機能のサポートは、ブロックの実装に依存します。

Bus Selector

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