Bus to Vector

バーチャルバスをベクトルに変換

ライブラリ:
Simulink / Signal Attributes
HDL Coder / Signal Attributes

説明

Bus to Vector ブロックはバーチャルバスをベクトル信号に変換します。入力バスは、スカラーまたは 1 次元で構成されているか、同じデータ型、信号タイプ、サンプリングモードをもつ行ベクトルまたは列ベクトルで構成されていなければなりません。入力のバスが行ベクトルまたは列ベクトルを含んでいる場合、出力は対応する行ベクトルまたは列ベクトルになります。それ以外の場合は、出力は 1 次元の配列になります。

Bus to Vector ブロックは、バスからベクトルへの暗黙的な変換を明示的な変換に置き換える場合にのみ使用します。Bus to Vector ブロックを手動で挿入しないで、ベクトルとして使用したバスを特定して修正するには、モデルアドバイザーチェックのベクトルとして扱われるバス信号のチェックを使用できます。あるいは、Bus to Vector ブロックを必要に応じて自動的に挿入する関数 Simulink.BlockDiagram.addBusToVector を使用することもできます。

メモ

R2007a より前のバージョンの Simulink^® 製品で [名前を付けて保存] を使用してモデルを保存すると、各 Bus to Vector ブロックが、何も出力しない null サブシステムに置き換えられます。モデルを使用する前に、Bus to Vector ブロックを含むために使用したが null サブシステムによって割り込まれた各パスを再接続するか、別の方法で修正します。

端子

入力

すべて展開する

`Port_1` — ベクトルに変換するバス
スカラー | ベクトル | バス

入力バスは、スカラーまたは 1 次元で構成されているか、同じデータ型、信号タイプ、サンプリングモードをもつ行ベクトルまたは列ベクトルで構成されていなければなりません。入力が非バス信号の場合、ブロックで変換は行われません。

出力

すべて展開する

`Port_1` — 出力ベクトル
ベクトル

出力ベクトルの次元は入力バス要素の次元によって決まります。入力のバスが行ベクトルまたは列ベクトルを含んでいる場合、ブロックの出力は対応する行ベクトルまたは列ベクトルになります。それ以外の場合は、出力は 1 次元ベクトルになります。

モデルの例

バスからベクトルへの変換の管理

この例では、Bus to Vector ブロックを使用してバス信号をベクトルに変換し、Gain ブロックで受け入れることができる信号を指定する方法を示します。

モデルを開く

ブロックの特性

データ型	`Boolean` \| `bus` \| `double` \| `enumerated` \| `fixed point` \| `half` \| `integer` \| `single`
直接フィードスルー	`いいえ`
多次元信号	`いいえ`
可変サイズの信号	`いいえ`
ゼロクロッシング検出	`いいえ`

拡張機能

C/C++ コード生成
Simulink® Coder™ を使用して C および C++ コードを生成します。

実際のデータ型、または機能のサポートは、ブロックの実装に依存します。

HDL コード生成
HDL Coder™ を使用して FPGA 設計および ASIC 設計のための Verilog および VHDL のコードを生成します。

HDL Coder™ には、HDL の実装および合成されたロジックに影響する追加のコンフィギュレーションオプションがあります。

HDL コード生成でのバスの使用の詳細についてはバス (HDL Coder)およびバス信号を使用したモデルの可読性の向上および HDL コードの生成 (HDL Coder)を参照してください。

HDL アーキテクチャ

このブロックには単一の既定の HDL アーキテクチャがあります。

HDL ブロックプロパティ

ConstrainedOutputPipeline	既存の遅延を設計内で移動することによって出力に配置するレジスタの数。分散型パイプラインではこれらのレジスタは再分散されません。既定の設定は `0` です。詳細については、ConstrainedOutputPipeline (HDL Coder)を参照してください。
InputPipeline	生成されたコードに挿入する入力パイプラインステージ数。分散型パイプラインと制約付き出力パイプラインでは、これらのレジスタを移動できます。既定の設定は `0` です。詳細については、InputPipeline (HDL Coder)を参照してください。
OutputPipeline	生成されたコードに挿入する出力パイプラインステージ数。分散型パイプラインと制約付き出力パイプラインでは、これらのレジスタを移動できます。既定の設定は `0` です。詳細については、OutputPipeline (HDL Coder)を参照してください。

固定小数点の変換
Fixed-Point Designer™ を使用して固定小数点システムの設計とシミュレーションを行います。

実際のデータ型、または機能のサポートは、ブロックの実装に依存します。

Bus to Vector

説明

端子