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Bit Set

格納された整数の指定されたビットを 1 に設定

• ライブラリ:

• Simulink / Logic and Bit Operations

  HDL Coder / Logic and Bit Operations

• 

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説明

Bit Set ブロックは、格納された整数の指定されたビットを 1 に設定します。スケーリングは無視されます。

1 に設定するビットは、[ビットのインデックス] パラメーターで指定できます。ビット 0 が最下位ビットです。

端子

入力

Port_1 — 入力信号

スカラーまたはベクトル

格納された整数の指定されたビットをもつ入力信号。

データ型: single | double | Boolean | fixed point

出力

Port_1 — 出力信号

スカラーまたはベクトル

1 に設定された指定されたビットをもつ出力信号。

データ型: single | double | int8 | int16 | int32 | int64 | uint8 | uint16 | uint32 | uint64 | Boolean | fixed point | enumerated | bus

パラメーター

ビットのインデックス — ビットのインデックス

0 (既定値) | スカラーまたはベクトル

ビットのインデックス。ビット 0 が最下位ビットです。

プログラムでの使用

ブロック パラメーター: iBit

型: 文字ベクトル

値: 正の整数

既定の設定: '0'

モデルの例

Bit Set ブロックの使用

Bit Set ブロックがビット 2 について有効な場合は、ビット 2 が 1 に設定されます。

ライブ スクリプトを開く

ブロックの特性

データ型	Booleana | fixed point | integer
直達	はい
多次元信号	はい
可変サイズの信号	いいえ
ゼロクロッシング検出	いいえ
a ビット演算は、boolean 信号での使用を推奨しません。

拡張機能

C/C++ コード生成
Simulink® Coder™ を使用して C および C++ コードを生成します。

HDL コード生成

HDL Coder™ を使用して FPGA 設計および ASIC 設計のための Verilog および VHDL のコードを生成します。

HDL Coder™ には、HDL の実装および合成されたロジックに影響する追加のコンフィギュレーション オプションがあります。

HDL アーキテクチャ

このブロックには単一の既定の HDL アーキテクチャがあります。

HDL ブロック プロパティ

ConstrainedOutputPipeline	既存の遅延を設計内で移動することによって出力に配置するレジスタの数。分散型パイプラインではこれらのレジスタは再分散されません。既定の設定は 0 です。詳細については、ConstrainedOutputPipeline (HDL Coder)を参照してください。
InputPipeline	生成されたコードに挿入する入力パイプライン ステージ数。分散型パイプラインと制約付き出力パイプラインでは、これらのレジスタを移動できます。既定の設定は 0 です。詳細については、InputPipeline (HDL Coder)を参照してください。
OutputPipeline	生成されたコードに挿入する出力パイプライン ステージ数。分散型パイプラインと制約付き出力パイプラインでは、これらのレジスタを移動できます。既定の設定は 0 です。詳細については、OutputPipeline (HDL Coder)を参照してください。

PLC コード生成
Simulink® PLC Coder™ を使用して構造化テキスト コードを生成します。

固定小数点の変換
Fixed-Point Designer™ を使用して固定小数点システムの設計とシミュレーションを行います。

バージョン履歴

R2006a より前に導入

参考

Bit Clear | Bitwise Operator | Bit Rotate (HDL Coder) | Bit Shift (HDL Coder)