Bit Clear

格納された整数の指定されたビットをゼロに設定

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ライブラリ:
Simulink / Logic and Bit Operations
HDL Coder / Logic and Bit Operations

説明

Bit Clear ブロックは、格納された整数の指定されたビット (インデックスにより指定) をゼロに設定します。このブロックはスケーリングを無視します。

ゼロに設定するビットは [ビットのインデックス] パラメーターで指定できます。ビット 0 が最下位ビットです。

例

Bit Clear ブロックの使用

この例では、Bit Clear ブロックを使用して、指定したビット インデックスの値を 0 に設定する方法を示します。

定数のベクトル 2.^[0 1 2 3 4] は、バイナリ [00001 00010 00100 01000 10000] として表現されます。

BitSetModel.slx を開いて、Constant ブロックと Bit Set ブロックの設定を確認します。

open_system('BitClearModel');

モデルのシミュレーションを実行します。

sim('BitClearModel');

インデックスが 2 に設定された場合、結果は [00001 00010 00000 01000 10000] であり、Display ブロックでは 10 進数で [1 2 0 8 16] として表現されます。

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端子

Bit Clear ブロックでは、Simulink^® の整数、固定小数点、boolean のデータ型がサポートされます。このブロックでは、真の浮動小数点データ型または列挙データ型はサポートされません。

入力

Port_1 — 入力信号

スカラー | ベクトル

入力信号は格納された整数の指定されたビットです。

データ型: int8 | int16 | int32 | int64 | uint8 | uint16 | uint32 | uint64 | Boolean | fixed point | bus

出力

Port_1 — 出力信号

スカラー | ベクトル

出力はゼロに設定された指定されたビットで構成されます。

データ型: int8 | int16 | int32 | int64 | uint8 | uint16 | uint32 | uint64

パラメーター

ビットのインデックス — ビットのインデックス

0 (既定値) | スカラー | ベクトル

ビットのインデックス。ビット 0 が最下位ビットです。

プログラムでの使用

ブロック パラメーター: iBit

型: 文字ベクトル

値: スカラー | ベクトル

既定の設定: '0'

ブロックの特性

データ型	Booleana | fixed point | integer
直達	はい
多次元信号	はい
可変サイズの信号	いいえ
ゼロクロッシング検出	いいえ
a ビット演算は、boolean 信号での使用を推奨しません。

拡張機能

C/C++ コード生成
Simulink® Coder™ を使用して C および C++ コードを生成します。

HDL コード生成

HDL Coder™ を使用して FPGA 設計および ASIC 設計のための VHDL、Verilog および SystemVerilog のコードを生成します。

HDL Coder™ には、HDL の実装および合成されたロジックに影響する追加のコンフィギュレーション オプションがあります。

HDL アーキテクチャ

このブロックには 1 つの既定の HDL アーキテクチャがあります。

HDL ブロック プロパティ

ConstrainedOutputPipeline	既存の遅延を設計内で移動することによって出力に配置するレジスタの数。分散型パイプラインではこれらのレジスタは再分散されません。既定の設定は 0 です。詳細については、ConstrainedOutputPipeline (HDL Coder)を参照してください。
InputPipeline	生成されたコードに挿入する入力パイプライン ステージ数。分散型パイプラインと制約付き出力パイプラインでは、これらのレジスタを移動できます。既定の設定は 0 です。詳細については、InputPipeline (HDL Coder)を参照してください。
OutputPipeline	生成されたコードに挿入する出力パイプライン ステージ数。分散型パイプラインと制約付き出力パイプラインでは、これらのレジスタを移動できます。既定の設定は 0 です。詳細については、OutputPipeline (HDL Coder)を参照してください。
SynthesisAttributes	モデルのブロックとブロック出力信号の合成属性を指定します。生成された HDL コードには、これらの属性が含まれます。詳細については、SynthesisAttributes (HDL Coder)を参照してください。

PLC コード生成
Simulink® PLC Coder™ を使用して構造化テキスト コードを生成します。

固定小数点の変換
Fixed-Point Designer™ を使用して固定小数点システムの設計とシミュレーションを行います。

バージョン履歴

R2006a より前に導入

R2026a: ブロックとブロック出力信号の合成属性の指定

[SynthesisAttributes] HDL ブロック プロパティを使用して、ブロックとその出力信号の合成属性を指定します。HDL Coder は、生成される HDL コードにこれらの属性を含めます。

参考

Bit Set | Bitwise Operator | Bit Rotate (HDL Coder) | Bit Shift (HDL Coder)