Bit Shift

入力信号の論理シフトまたは算術シフト

ライブラリ:
HDL Coder / Logic and Bit Operations

説明

Bit Shift ブロックは、入力信号に対して論理シフトまたは算術シフトを実行します。

このブロックは、シミュレーションと HDL コード生成の動作が Shift Arithmetic ブロックとは異なります。Bit Shift ブロックでは、reinterpretcast 演算を実行せずに符号付き数値の論理シフトを実行できます。このブロックは MATLAB Function ブロックに基づく実装を使用するため、演算が遅くなることがあります。

Shift Arithmetic ブロックは、入力数値のビットまたは 2 進小数点をシフトします。このブロックには、Bit Shift ブロックに比べ、HDL コード生成用の追加のブロックオプションがあります。可変シフト演算を実行する場合は、Bit Shift ブロックの代わりに Shift Arithmetic ブロックを使用してください。入力が符号付き数値の場合、数値の符号拡張がブロックで実行されます。Shift Arithmetic ブロックでは、[整数格納 (SI)] オプションを選択した Data Type Conversion ブロックを追加で使用する必要があります。

端子

入力

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Port_1 — 入力信号
スカラー | ベクトル

論理シフトまたは算術シフトを実行する入力信号。

最小ビット幅: 2
最大ビット幅: 128

出力

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Port_1 — 出力信号
スカラー | ベクトル

論理シフトまたは算術シフトされた出力信号。出力信号は入力信号と同じデータ型およびビット幅になります。

最小ビット幅: 2
最大ビット幅: 128

パラメーター

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Shift Mode — シフトのタイプと方向
`Shift Left Logical` (既定値) | `Shift Right Logical` | `Shift Right Arithmetic`

シフトのタイプと方向を指定します。

プログラムでの使用

ブロックパラメーター: mode

型: string スカラー | 文字ベクトル

値: "Shift Left Logical" | "Shift Right Logical" | "Shift Right Arithmetic"

既定の設定: 'Shift Left Logical'

Shift Length — シフトするビット数
`0` (既定値)

シフトするビット数を指定します。ゼロ以上の値を指定してください。

プログラムでの使用

ブロックパラメーター: N

型: string スカラー | 文字ベクトル

値: 0 以上の値

既定の設定: '0'

拡張機能

C/C++ コード生成
Simulink® Coder™ を使用して C および C++ コードを生成します。

HDL コード生成
HDL Coder™ を使用して FPGA 設計および ASIC 設計のための VHDL、Verilog および SystemVerilog のコードを生成します。

HDL Coder™ には、HDL の実装および合成されたロジックに影響する追加の構成オプションがあります。

HDL アーキテクチャ

このブロックには 1 つの既定の HDL アーキテクチャがあります。

HDL ブロックプロパティ

一般
ConstrainedOutputPipeline	既存の遅延を設計内で移動することによって出力に配置するレジスタの数。分散型パイプラインではこれらのレジスタは再分散されません。既定の設定は `0` です。詳細については、ConstrainedOutputPipelineを参照してください。
InputPipeline	生成されたコードに挿入する入力パイプラインステージ数。分散型パイプラインと制約付き出力パイプラインでは、これらのレジスタを移動できます。既定の設定は `0` です。詳細については、InputPipelineを参照してください。
OutputPipeline	生成されたコードに挿入する出力パイプラインステージ数。分散型パイプラインと制約付き出力パイプラインでは、これらのレジスタを移動できます。既定の設定は `0` です。詳細については、OutputPipelineを参照してください。

Bit Shift

説明

端子