Bit Slice

入力信号から連続ビットのフィールドを返す

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ライブラリ:
HDL Coder / Logic and Bit Operations

説明

Bit Slice ブロックは、入力信号から連続ビットのフィールドを返します。[LSB 位置] と [MSB 位置] のパラメーターでゼロベースのインデックスを使用して、ビット フィールドの下限と上限を指定します。入力のワード サイズ WS について、[LSB 位置] と [MSB 位置] は次の制約を満たす必要があります。

WS > MSB Position >= LSB Position >= 0

端子

入力

Port_1 — 入力信号

スカラー | ベクトル

ビットスライスを実行する入力信号。入力信号の最大ビット幅は 128 です。

データ型: int8 | int16 | int32 | int64 | uint8 | uint16 | uint32 | uint64 | Boolean | fixed point

出力

Port_1 — 出力信号

スカラー | ベクトル

ビットスライスされた出力信号。出力の語長は (MSB Position - LSB Position) + 1 として計算されます。ここで [MSB 位置] および [LSB 位置] はブロック パラメーターです。

データ型: uint8 | uint16 | uint32 | uint64 | fixed point

パラメーター

MSB Position — 最上位ビットの位置

7 (既定値)

抽出するフィールドの最上位ビット (MSB) のビット位置 (ゼロベース) を指定します。

入力のワード サイズ WS について、[MSB 位置] は次の制約を満たす必要があります。

WS > MSB Position >= LSB Position >= 0

プログラムでの使用

ブロック パラメーター: lidk

型: string スカラー | 文字ベクトル

値: 前述の制約を満たす正の整数値

既定の設定: '7'

LSB Position — 最下位ビットの位置

0 (既定値)

抽出するフィールドの最下位ビット (LSB) のビット位置 (ゼロベース) を指定します。

入力のワード サイズ WS について、[LSB 位置] は次の制約を満たす必要があります。

WS > MSB Position >= LSB Position >= 0

プログラムでの使用

ブロック パラメーター: ridk

型: string スカラー | 文字ベクトル

値: 前述の制約を満たす正の整数値

既定の設定: '0'

拡張機能

C/C++ コード生成
Simulink® Coder™ を使用して C および C++ コードを生成します。

HDL コード生成

HDL Coder™ を使用して FPGA 設計および ASIC 設計のための VHDL、Verilog および SystemVerilog のコードを生成します。

HDL Coder™ には、HDL の実装および合成されたロジックに影響する追加の構成オプションがあります。

HDL アーキテクチャ

このブロックには 1 つの既定の HDL アーキテクチャがあります。

HDL ブロック プロパティ

一般
ConstrainedOutputPipeline	既存の遅延を設計内で移動することによって出力に配置するレジスタの数。分散型パイプラインではこれらのレジスタは再分散されません。既定の設定は 0 です。詳細については、ConstrainedOutputPipelineを参照してください。
InputPipeline	生成されたコードに挿入する入力パイプライン ステージ数。分散型パイプラインと制約付き出力パイプラインでは、これらのレジスタを移動できます。既定の設定は 0 です。詳細については、InputPipelineを参照してください。
OutputPipeline	生成されたコードに挿入する出力パイプライン ステージ数。分散型パイプラインと制約付き出力パイプラインでは、これらのレジスタを移動できます。既定の設定は 0 です。詳細については、OutputPipelineを参照してください。

バージョン履歴

R2014a で導入

参考

ブロック

• Bit Concat | Bit Reduce | Bit Rotate | Bit Shift

トピック

• HDL コード生成のための MATLAB Function ブロックを使用したハードウェア設計パターンの作成