Bit Reduce

入力信号のすべてのビットをシングル ビットにする AND、OR、または XOR ビット リダクション

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ライブラリ:
HDL Coder / Logic and Bit Operations

説明

Bit Reduce ブロックは、入力信号のすべてのビットについて、選択されたビット リダクション演算 (AND、OR、または XOR) を実行してシングル ビットの結果を返します。

端子

入力

Port_1 — 入力信号

スカラー | ベクトル

ビット リダクション演算を実行する入力信号。

• 最小ビット幅: 2

• 最大ビット幅: 128

データ型: int8 | int16 | int32 | int64 | uint8 | uint16 | uint32 | uint64 | Boolean | fixed point

出力

Port_1 — 出力信号

スカラー | ベクトル

ビット削減された出力信号。

データ型: ufix1

パラメーター

Reduction Mode — 入力のリダクション演算

AND (既定値) | OR | XOR

リダクション演算を指定します。

• AND (既定の設定): 入力信号のビット単位 AND リダクションを実行します。

• OR: 入力信号のビット単位 OR リダクションを実行します。

• XOR: 入力信号のビット単位 XOR リダクションを実行します。

プログラムでの使用

ブロック パラメーター: mode

型: string スカラー | 文字ベクトル

値: "AND" | "OR" | "XOR"

既定の設定: 'AND'

拡張機能

C/C++ コード生成
Simulink® Coder™ を使用して C および C++ コードを生成します。

HDL コード生成

HDL Coder™ を使用して FPGA 設計および ASIC 設計のための VHDL、Verilog および SystemVerilog のコードを生成します。

HDL Coder™ には、HDL の実装および合成されたロジックに影響する追加の構成オプションがあります。

HDL アーキテクチャ

このブロックには 1 つの既定の HDL アーキテクチャがあります。

HDL ブロック プロパティ

一般
ConstrainedOutputPipeline	既存の遅延を設計内で移動することによって出力に配置するレジスタの数。分散型パイプラインではこれらのレジスタは再分散されません。既定の設定は 0 です。詳細については、ConstrainedOutputPipelineを参照してください。
InputPipeline	生成されたコードに挿入する入力パイプライン ステージ数。分散型パイプラインと制約付き出力パイプラインでは、これらのレジスタを移動できます。既定の設定は 0 です。詳細については、InputPipelineを参照してください。
OutputPipeline	生成されたコードに挿入する出力パイプライン ステージ数。分散型パイプラインと制約付き出力パイプラインでは、これらのレジスタを移動できます。既定の設定は 0 です。詳細については、OutputPipelineを参照してください。
SynthesisAttributes	モデル内のブロックとブロック出力信号の合成属性を指定します。生成された HDL コードには以下の属性が含まれます。詳細については、SynthesisAttributesを参照してください。

バージョン履歴

R2014a で導入

R2026a: ブロックとブロック出力信号の合成属性の指定

[SynthesisAttributes] HDL ブロック プロパティを使用して、ブロックとその出力信号の合成属性を指定します。HDL Coder により、生成された HDL コードにこれらの属性が含められます。

参考

ブロック

• Bit Concat | Bit Rotate | Bit Shift | Bit Slice