FPGA、ASIC、および SoC 開発

ワークフローの自動化 — アルゴリズムの開発からハードウェアの設計および検証まで

MATLAB^® および Simulink^® を使用して、FPGA、ASIC、および SoC デバイス上に展開するためのプロトタイプおよび量産アプリケーションを開発できます。MATLAB および Simulink を使用して、以下を行うことができます。

デジタル、アナログ、およびソフトウェアをともに高い抽象度でモデル化およびシミュレーションする。
自動ガイダンスを用いて固定小数点に変換したり、任意のターゲットデバイスに対するネイティブ浮動小数点演算を生成したりする。
メモリ、バス、および I/O をモデル化してハードウェアアーキテクチャおよびソフトウェアアーキテクチャを解析する。
デジタルロジックに実装するために、最適化され、可読性に優れた、トレース可能な VHDL^® または Verilog^® を生成する。
組み込みプロセッサをターゲットとするプロセッサに最適化済みの C/C++ コードを生成する。
MATLAB または Simulink のテストベンチに接続された HDL シミュレーター、FPGA または SoC デバイスで実行されているアルゴリズムを検証する。

A four-stage workflow, with the following stages: 1. modeling and simulation, 2. code generation, 3. verification, and 4. deployment.

FPGA、ASIC、および SoC 開発向け製品

HDL Coder

FPGA および ASIC の設計のための VHDL コードと Verilog コードの生成

HDL Verifier

Test and verify Verilog and VHDL using HDL simulators and FPGA boards

Deep Learning HDL Toolbox

Prototype and deploy deep learning networks on FPGAs and SoCs

Wireless HDL Toolbox

Design and implement 5G and LTE communications subsystems for FPGAs, ASICs, and SoCs

Vision HDL Toolbox

Design image processing, video, and computer vision systems for FPGAs and ASICs

DSP HDL Toolbox

Design digital signal processing applications for FPGAs, ASICs, and SoCs

Fixed-Point Designer

固定小数点アルゴリズムと浮動小数点型アルゴリズムのモデル化と最適化

SoC Blockset

Design, analyze, and deploy hardware/software applications for Xilinx and Intel SoC devices

トピック

モデル化とシミュレーション

HDL コード生成用の Simulink テンプレートの使用 (HDL Coder)
HDL コード生成用の Simulink モデルテンプレートを使用して、効率的なハードウェア設計を作成する。
Use Template to Create SoC Model (SoC Blockset)
Create SoC models using Simulink Project templates.
ASIC、FPGA および SoC のための無線通信設計 (HDL Coder)
Wireless HDL Toolbox™ ブロックの使用によるハードウェアの無線通信アルゴリズムの設計。
Implement Digital Downconverter for FPGA (DSP HDL Toolbox)
Design a digital downconverter (DDC) for LTE on FPGAs.
HDL OFDM Receiver (Wireless HDL Toolbox)
Implement OFDM-based wireless receiver optimized for hardware.
Convert MATLAB Vision Algorithm to Hardware-Targeted Simulink Model (Vision HDL Toolbox)
Create a hardware-targeted design in Simulink that implements the same behavior as a MATLAB reference design.

検証

Get Started with Simulink HDL Cosimulation (HDL Verifier)
Set up an HDL Verifier™ application using the Cosimulation Wizard in the Simulink® environment.
FPGA-in-the-Loop Simulation (HDL Verifier)
FPGA-in-the-loop (FIL) simulation provides the capability to use Simulink or MATLAB software for testing designs in real hardware for any existing HDL code. The HDL code can be either manually written or software generated from a model subsystem.
Data Capture Workflow (HDL Verifier)
Capture signal data from a design running on an FPGA.
Access FPGA Memory Using JTAG-Based AXI Manager (HDL Verifier)
Use JTAG-based AXI manager to access the memories connected to the FPGA. In the FPGA, there is a Xilinx® DDR memory controller and BRAM controller exist for accessing the DDR memories and the BRAM, respectively. These memory controllers provide an AXI4 subordinate interface for write and read operations by other components in the FPGA. The JTAG-based AXI manager feature provides an AXI manager component that you can use to access any AXI subordinate IPs in the FPGA. This example demonstrates how to integrate AXI Manager IP into a Xilinx Vivado® project and how to write and read data from the DDR memory and the BRAM using MATLAB®. This example simulates the design using the Vivado simulator and then programs the FPGA and performs write and read operations from the MATLAB console.
UVM Component Generation Overview (HDL Verifier)
Generate a Universal Verification Methodology (UVM) environment from a Simulink model.
Generate SystemVerilog DPI Component (HDL Verifier)
Generate a DPI component from Simulink, and explore various configuration parameters.

コードの生成と展開

HDL コード生成のワークフローの基礎 (HDL Coder)
MATLAB および Simulink アルゴリズムからの HDL コード生成と FPGA 合成のワークフローに従います。
Zynq ワークフローでの AXI-Stream インターフェイスを使用したモデルの展開 (HDL Coder)
AXI4-Stream インターフェイスを使用して、Zynq^® ハードウェアのプロセッサと FPGA の間の高速データ転送を可能にする。
カスタム IP コアの生成 (HDL Coder)
HDL ワークフローアドバイザーを使用し、モデルまたはアルゴリズムからカスタム IP コアを生成します。
HDL ワークフローコマンドラインインターフェイス入門 (HDL Coder)
HDL ワークフローアドバイザーを使用して、コマンドラインおよび [スクリプトへのエクスポート] オプションから HDL ワークフローを実行する。
Generate Design Using SoC Builder (SoC Blockset Support Package for Xilinx Devices)
Generate an SoC design and run it on the target hardware board using the SoC Builder tool.
Prototype Deep Learning Networks on FPGA and SoC Devices (Deep Learning HDL Toolbox)
Accelerate the prototyping, deployment, design verification, and iteration of your custom deep learning network running on a fixed bitstream by using the dlhdl.Workflow object.