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カスタム IP コアの生成

HDL ワークフロー アドバイザーを使用し、モデルまたはアルゴリズムからカスタム IP コアを生成できます。生成された IP コアは共有や再利用が可能です。IP コアを大規模な設計に統合するには、Intel® Qsys、Xilinx® EDK、Xilinx IP インテグレーターなどの組み込みシステム統合環境で IP コアを追加します。

カスタム IP コアを生成する方法は、次を参照してください。

カスタム IP コアのアーキテクチャ

IP コアは次の方法で生成できます。

Algorithm from MATLAB/Simulink ブロックは DUT を表します。ターゲット プラットフォーム インターフェイスの設定とプロセッサ/FPGA 同期モードに基づいて、HDL Coder™ により IP コアの残りの部分が生成されます。

ターゲット プラットフォーム インターフェイス

DUT 内の各端子は、IP コアにある次のターゲット プラットフォーム インターフェイスのいずれかにマッピングできます。

  • AXI4-Lite: このスレーブ インターフェイスは、制御レジスタへのアクセスや少量のデータ転送に使用します。HDL Coder はメモリマップド レジスタを生成し、このインターフェイスにマップする端子のアドレス オフセットを割り当てます。

  • AXI4: このスレーブ インターフェイスは、データのバースト転送をサポートするコンポーネントに接続するために使用します。HDL Coder はメモリマップド レジスタを生成し、このインターフェイスにマップする端子のアドレス オフセットを割り当てます。

    メモ

    インターフェイス AXI4 と AXI4-Lite は、AXI4 スレーブ インターフェイスとも呼ばれます。生成された HDL IP コアには、AXI4 インターフェイスまたは AXI4-Lite インターフェイスを設定できますが、両方のインターフェイスを設定することはできません。

  • AXI4-Stream Video: このインターフェイスは、32 ビットのスカラー ビデオ データ ストリームを送受信する場合に使用します。

  • External ports: 外部端子は、FPGA 外部 IO ピンや、外部端子がある別の IP コアに接続する場合に使用します。

  • FPGA Data Capture - JTAG: JTAG インターフェイスを介した FPGA Data Capture は、FPGA での設計の実行中にテスト ポイント信号と DUT 出力端子の信号を観察するために使用します。内部信号をテスト ポイントとしてマークする例については、Debug IP Core Using FPGA Data Captureを参照してください。データの取得の詳細については、Data Capture Workflow (HDL Verifier)を参照してください。

    メモ

    このインターフェイスを使用するには、FPGA ボード用のハードウェア サポート パッケージをダウンロードしなければなりません。Download FPGA Board Support Package (HDL Verifier)を参照してください。

AXI4、AXI4-Lite および AXI4-Stream Video のプロトコルの詳細は、ターゲット ハードウェアのドキュメンテーションを参照してください。

プロセッサ/FPGA の同期

選択したプロセッサ/FPGA 同期モードに基づいて、HDL Coder が IP コアの同期ロジックを生成します。

カスタム IP コアを生成する場合、次のプロセッサ/FPGA 同期オプションを使用できます。

  • Free running (既定の設定)

  • Coprocessing – blocking

プロセッサ/FPGA 同期モードの詳細は、プロセッサと FPGA の同期を参照してください。

カスタム IP コアにより生成されたファイル

カスタム IP コアを生成すると、IP コア ファイルがプロジェクト フォルダー内の ipcore フォルダーに配置されます。IP コア フォルダーの名前は、HDL ワークフロー アドバイザーの [HDL コード生成][RTL コードと IP コアの生成] タスクにある [IP コア フォルダー] フィールドに表示されます。

IP コア フォルダーには、生成された次のファイルが含まれます。

  • IP コア定義ファイル。

  • HDL ソース ファイル (.vhd または .v)。

  • レジスタ アドレス マップがある C ヘッダー ファイル。

  • (オプション) IP コアの使用と組み込みシステム プロジェクトへの統合手順が記載された HTML レポート。

制限

IP Core Generation ワークフローは以下をサポートしません。

  • [クロック イネーブルを使用しない汎用 RAM] に設定されている [RAM アーキテクチャ]

  • IP コアと AXI インターフェイスに異なるクロックを使用。IPCore_Clk および AXILite_ACLK は同期していて、同じクロック ソースに接続されていなければなりません。IPCore_RESETN および AXILite_ARESETN は、同じリセット ソースに接続されていなければなりません。グローバル リセット信号の IP コア クロック領域への同期を参照してください。

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