AMD FPGA および SoC デバイス
HDL Coder™ では IP コアを生成して Vivado® プロジェクトに組み込み、AMD ハードウェアをプログラムできます。設計を AMD ハードウェアに展開するには、HDL Coder Support Package for AMD FPGA and SoC Devices をインストールしなければなりません。インストールについては、HDL Coder でサポートされているハードウェアを参照してください。
HDL Coder Support Package for AMD FPGA and SoC Devices では、Xilinx® Vivado を使用して FPGA 設計に統合できる IP コアの生成がサポートされています。Embedded Coder® と組み合わせて使用することで、このソリューションでは C および HDL コード生成を使用して AMD Zynq® SoC をプログラムできます。ハードウェア ソフトウェア協調設計ワークフローはシミュレーション、プロトタイピング、検証、および実装にまたがります。Embedded Coder を使用すると、組み込みソフトウェアを生成してビルドし、ARM® プロセッサで実行できます。SoC プラットフォーム向けのハードウェア ソフトウェア協調設計ワークフローを参照してください。
| デバイス ファミリ | ボード | 使用可能なリファレンス設計 |
Versal® | Xilinx Versal AI Core シリーズ VCK190 評価キット | |
Zynq UltraScale+™ RFSoC | Xilinx Zynq UltraScale+ RFSoC ZCU111 評価キット | |
Xilinx Zynq UltraScale+ RFSoC ZCU216 評価キット | ||
Zynq UltraScale+ MPSoC | Xilinx Zynq UltraScale+ MPSoC ZCU102 評価キット | |
Zynq | Xilinx Zynq ZC706 評価キット | Default System with AXI4 Stream Interface |
Xilinx Zynq ZC702 評価キット | ||
ZedBoard™ | ||
Kintex®-7 | Xilinx Kintex-7 KC705 開発ボード | |
Virtex®-7 | Xilinx Virtex-7 VC707 開発ボード | |
Artix®-7 | Xilinx Artix-7 35T Arty 開発ボード |
メモ
新しいハードウェアにサポートを拡張するには、カスタム ハードウェアへの IP コアの展開を参照してください。
ツールとボードのサポートの詳細については、Supported EDA Tools and Hardwareを参照してください。
カテゴリ
- セットアップと構成
サードパーティの EDA ツールおよびサポートされるハードウェアで使用するサポート パッケージをダウンロードしてインストールする
- ハードウェア ソフトウェア協調設計入門
生成された HDL コードをターゲット ハードウェア プラットフォームに展開する
- IP コアおよびビットストリームの生成
スタンドアロンの AMD FPGA ボードおよび SoC デバイスに展開する HDL コードを含む HDL IP コアおよびビットストリームを生成する
- ターゲット AMD RFSoC ハードウェア
AMD RFSoC ターゲット ハードウェアで MATLAB® または Simulink® アルゴリズムを実行する
注目の例
Simulink モデルからの IP コアの生成入門
この例では、ハードウェア ソフトウェア協調設計ワークフローを使用して Xilinx® Zynq® ZC702 評価キットにおいてさまざまな周波数で LED を点滅させる方法を示します。
Generate IP Core with AXI4-Lite Interface
Use the hardware-software co-design workflow to blink LEDs at various frequencies on the Xilinx® Zynq® UltraScale+ MPSoC.
Host Interface Script Data Capture from Polyphase Channelizer Algorithm on RFSoC device
Use the HDL-optimized Channelizer block to process incoming analog-to-digital converter (ADC) samples and produce a spectrum that has 512 MHz of bandwidth. MATLAB® displays the resulting spectrum plot by using FPGA API functions over a TCP/IP connection. The channelizer data sent back is in limited bursts, which are triggered by an AXI4 register in a capture loop. The model also contains an interface to the digital-to-analog converter (DAC) by using a numerically-controlled oscillator (NCO) to drive a tone commanded at some frequency over AXI4.
Multi-Tile Synchronization Configuration on RFSoC Device
Use multi-tile synchronization (MTS) to resolve the time alignment issue of multiple channels across different tiles on an RFSoC device. The RFSoC has built-in features that enforce the time alignment for samples of multiple channels across different tiles. Channels in a tile alone are aligned in time but a guarantee of alignment with another channel from a different tile does not exist. You can enable multi-tile synchronization (MTS) to correct for this issue by first measuring latency across different tiles and then applying sample delays to ensure samples align correctly.
Getting Started with Targeting Xilinx Versal Adaptive SoC Platform
Use HDL Coder™ and the hardware-software co-design workflow to blink LEDs at various frequencies on the Xilinx® Versal® Adaptive SoC platform.
