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MATLAB アルゴリズムからのボードに依存しない IP コアの生成

HDL ワークフロー アドバイザーを開いて Simulink® モデルの IP Core Generation ワークフローを実行する際、汎用の Xilinx® プラットフォームや汎用の Intel® プラットフォームを指定できます。この場合、任意のターゲット プラットフォームに統合可能な汎用の IP コアがワークフローで生成されます。IP コアを統合するには、ターゲット ボードに対応するカスタム リファレンス設計を定義して登録します。

カスタム IP コアの生成の要件と制限

HDL IP コアを AXI4 スレーブ インターフェイスなしで生成することはできません。少なくとも 1 つの DUT 端子を AXI4 インターフェイスまたは AXI4-Lite インターフェイスにマッピングしなければなりません。HDL IP コアを AXI4 スレーブ インターフェイスなしで生成するには、Simulink の IP コアの生成ワークフローを使用してください。詳細については、ボードに依存しない HDL IP コアの Simulink モデルからの生成を参照してください。

同じ IP コアで AXI4 インターフェイスと AXI4-Lite インターフェイスの両方にマッピングすることはできません。

AXi4-Lite インターフェイスの制限

  • 入力と出力のビット幅は 32 ビット以下でなければなりません。

  • 入力と出力はスカラーでなければなりません。

AXI4-Stream Video インターフェイスの制限

  • 端子の幅は 32 ビットでなければなりません。

  • 端子はスカラーでなければなりません。

  • 最大で 1 つの入力ビデオ端子と出力ビデオ端子を使用できます。

  • AXI4-Stream Video インターフェイスは [コプロセッシング - ブロック] ではサポートされていません。[プロセッサ/FPGA 同期]Free running モードに設定されていなければなりません。Coprocessing – blocking モードはサポートされません。

ボードに依存しない IP コアの生成

Intel Qsys、Xilinx EDK、Xilinx IP Integrator などの組み込みシステムの統合環境で使用する目的で、ボードに依存しない IP コアを生成するには、次の手順に従います。

  1. MATLAB® 設計とテスト ベンチを含む HDL Coder™ プロジェクトを作成するか、既存のプロジェクトを開きます。

  2. HDL ワークフロー アドバイザーで、入力の型を定義して固定小数点への変換を実行します。

    設計を固定小数点に変換する方法については、MATLAB からの基本の HDL コード生成と FPGA 合成を参照してください。

  3. HDL ワークフロー アドバイザーの [コード生成ターゲットを選択] タスクで、次の手順に従います。

    • ワークフロー: [IP コアの生成] を選択します。

    • プラットフォーム: [Generic Xilinx Platform] または [Generic Altera Platform] を選択します。

      選択に応じて、コード ジェネレーターで自動的に [合成ツール] が設定されます。たとえば、[Generic Xilinx Platform] を選択すると、[合成ツール] が自動的に [Xilinx Vivado] になります。

    • 追加ソース ファイル: Verilog® コードや VHDL® コードの組み込みに hdl.BlackBox の System object™ を使用する場合は、そのファイル名を入力します。各ファイル名をセミコロン (;) で区切って入力するか、[...] ボタンを使用してファイルを見つけます。ソース ファイルの言語はターゲット言語と一致していなければなりません。

  4. [ターゲット インターフェイスを設定] ステップで、[ターゲット プラットフォーム インターフェイス] ドロップダウン リストから各端子のオプションを選択します。

  5. [HDL コード生成] ステップで、必要に応じてコードの生成オプションを指定して、[実行] をクリックします。

    HDL ワークフロー アドバイザーのメッセージ ペインで、IP コア レポートのリンクをクリックして、生成された IP コアの詳細なドキュメンテーションを表示します。

参考

クラス

関連する例

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