hdlcoder.ReferenceDesign クラス

名前空間: hdlcoder

SoC リファレンス設計を記述するリファレンス設計登録オブジェクト

説明

refdesign = hdlcoder.ReferenceDesign('SynthesisTool', toolname) は、SoC プラットフォーム用のカスタム リファレンス設計を登録するために使用するリファレンス設計オブジェクトを作成します。

リファレンス設計の特性を指定するには、リファレンス設計オブジェクトのプロパティを設定します。

サポートされるツールのバージョンと互換性のあるリファレンス設計ツールのバージョンを使用してください。別のツールのバージョンを選択すると、IP コア統合用のリファレンス設計プロジェクトを HDL Coder™ で作成できない可能性があります。

作成

refdesign = hdlcoder.ReferenceDesign('SynthesisTool',toolname) は、SoC プラットフォーム用のカスタム リファレンス設計を登録するために使用するリファレンス設計オブジェクトを作成します。

入力引数

toolname — 合成ツールの名前

Xilinx Vivado (既定値) | Altera Quartus II | Xilinx ISE | Microchip Libero SoC

合成ツールの名前。文字ベクトルとして指定します。

例: 'Altera Quartus II'

プロパティ

ReferenceDesignName — リファレンス設計の名前

'' (既定値) | 文字ベクトル

リファレンス設計の名前。文字ベクトルとして指定します。HDL ワークフロー アドバイザーでは、この名前が [リファレンス設計] ドロップダウン リストに表示されます。

例: 'Default system (Vivado 2015.4)'

BoardName — ボード名

'' (既定値) | 文字ベクトル

このリファレンス設計に関連付けられたボード。文字ベクトルとして指定します。

例: 'Enclustra Mars ZX3 with PM3 base board'

SupportedToolVersion — サポートされているツールのバージョン

{} (既定値) | 文字ベクトルの cell 配列

このリファレンス設計と連携する 1 つ以上のツールのバージョン。文字ベクトルの cell 配列として指定します。

例: {'2020.2'}

例: {'13.7','14.0'}

CustomConstraints — 設計制約ファイル (オプション)

{} (既定値) | 文字ベクトルの cell 配列

1 つ以上の設計制約ファイル。文字ベクトルの cell 配列として指定します。このプロパティはオプションです。

例: {'MarsZX3_PM3.xdc'}

例: {'MyDesign.qsf'}

CustomFiles — 必要なファイルまたはフォルダーの相対パス (オプション)

{} (既定値) | 文字ベクトルの cell 配列

リファレンス設計に必要なファイルまたはフォルダーの 1 つ以上の相対パス。文字ベクトルの cell 配列として指定します。このプロパティはオプションです。

必要なファイルまたはフォルダーの例を次に示します。

• リファレンス設計で使用される既存の IP コア。

  たとえば、IP コア my_ip_core がリファレンス設計フォルダーにある場合、CustomFiles を {'my_ip_core'] に設定します。

• PS7 定義 XML ファイル。

  たとえば、PS7 定義 XML ファイル ps7_system_prj.xml をフォルダー data に含めるには、CustomFiles を {fullfile('data', 'ps7_system_prj.xml')} に設定します。

• リファレンス設計で使用される既存の IP コアを格納するフォルダー。HDL Coder では、IP コア フォルダーの名前について、各合成ツールで特定の名前のみがサポートされます。

  • Altera^® Qsys の場合、IP コア ファイルは ip という名前のフォルダーに含める必要があります。CustomFiles を {'ip'} に設定します。

  • Xilinx^® Vivado^® の場合、IP コア ファイルまたは IP コア ファイルを含む zip ファイルは ipcore という名前のフォルダーに含める必要があります。CustomFiles を {'ipcore'} に設定します。

  • Xilinx EDK の場合、IP コア ファイルは pcores という名前のフォルダーに含める必要があります。CustomFiles を {'pcores'} に設定します。

メモ

リファレンス設計に IP モジュールを追加するには、それらの IP モジュールを格納する IP リポジトリ フォルダーを作成し、addIPRepository メソッドを使用することをお勧めします。

例: {'my_ip_core'}

例: {fullfile('data', 'ps7_system_prj.xml')}

例: {'ip'}

例: {'ipcore'}

例: {'pcores'}

DeviceTreeName — Linux デバイス ツリーの名前

文字ベクトル

デバイス ツリー ファイルの名前を指定します。DUT 端子を異なる AXI4-Stream チャネルにマッピングする場合に異なるデバイス ツリー ファイルの名前を使用する方法については、Dynamically Create Reference Design with Master Only or Slave Only AXI4-Stream Interfaceの例を参照してください。

例: 'devicetree_axistream_iio.dtb'

AddMATLABAXIManagerParameter — Insert AXI Manager パラメーターの可視性を制御

'true' (既定値) | 'false' | logical データ型

HDL ワークフロー アドバイザーの [ターゲットのリファレンス設計を設定] タスクで [Insert AXI Manager (HDL Verifier required)] パラメーターの可視性を制御します。既定では、このプロパティの値は 'true' です。これは、[ターゲットのリファレンス設計を設定] タスクでパラメーターが表示されることを意味します。パラメーターを無効にするには、プロパティの値を 'false' に設定します。

このプロパティを有効にした後、コード ジェネレーターで AXI Manager IP を挿入するかどうかを指定するには、MATLABAXIManagerDefaultValue プロパティを使用します。

このプロパティはオプションです。

例: 'false'

MATLABAXIManagerDefaultValue — AXI Manager IP を挿入するかどうかを指定

'off' (既定値) | 'JTAG' | 'Ethernet' | 文字ベクトル

コード ジェネレーターで AXI Manager IP を挿入するかどうかを指定します。指定する値は、HDL ワークフロー アドバイザーの [ターゲットのリファレンス設計を設定] タスクでの [Insert AXI Manager (HDL Verifier required)] ドロップダウンの選択項目に相当します。AXI Manager IP の挿入を自動で行うように指定するには、このプロパティを設定する前に、AddMATLABAXIManagerParameter プロパティを 'true' に設定します。

このプロパティはオプションです。このプロパティを次のいずれかの値に設定します。

• 'off' — AXI Manager IP の挿入を無効にします。

• 'JTAG' - JTAG 接続について AXI Manager IP の挿入を有効にします。この値によって AXI Manager IP がリファレンス設計に挿入されます。

• 'Ethernet' - Ethernet 接続について AXI Manager IP の挿入を有効にします。この値によって UDP AXI Manager IP がリファレンス設計に挿入されます。

例: 'JTAG'

IPCacheZipFile — プロジェクトに含める IP キャッシュ ファイル

'' (既定値) | 'ipcache.zip' | 文字ベクトル

プロジェクトに含める IP キャッシュの zip ファイルを指定します。HDL ワークフロー アドバイザーでの IP Core Generation ワークフローの実行時、[プロジェクトを作成] タスクで、このファイルがコード ジェネレーターによって抽出されます。[FPGA ビットストリームのビルド] タスクで IP キャッシュが再利用され、リファレンス設計の合成が高速になります。

このプロパティはオプションです。

例: 'ipcache.zip'

ReportTimingFailure — タイミングの問題を警告またはエラーとして報告

'hdlcoder.ReportTiming.Warning' (既定値) | 'hdlcoder.ReportTiming.Error'

コード ジェネレーターで [FPGA ビットストリームのビルド] タスクにおけるタイミングの問題を警告として報告するかエラーとして報告するかを指定します。HDL ワークフロー アドバイザーでの IP Core Generation ワークフローの実行時、既定では、タイミングの問題がコード ジェネレーターでエラーとして報告されます。タイミングの問題を解決するカスタム ロジックを実装している場合、それらの問題をエラーではなく警告として報告するように指定できます。詳細については、IP コアの生成ワークフローと Simulink Real-Time FPGA I/O ワークフローでのタイミング エラーの解決を参照してください。

このプロパティはオプションです。

例: 'hdlcoder.ReportTiming.Warning'

HasProcessingSystem — リファレンス設計に既存のプロセッシング システム (PS) があるかどうかを指定

true (既定値) | false | logical データ型

リファレンス設計に既存の PS があるかどうかを指定します。

例: 'false'

GenerateIPCoreDeviceTreeNodes — HDL Coder の IP コアに対するデバイス ツリー ノードの生成を有効化

false (既定値) | true | logical データ型

HDL Coder で生成される IP コアに対するデバイス ツリー ノードの生成を有効にし、ノードをデバイス ツリーに挿入します。IP コアに対するデバイス ツリー ノードの生成を有効にするには、HasProcessingSystem を true に設定する必要があります。

このプロパティは、生成される IP コアに対する追加のデバイス ツリー ノードを登録済みデバイス ツリーに挿入する必要がない場合は有効にしないでください。

例: 'true'

ResourcesUsed — リファレンス設計で使用されるボードのリソース

構造体

リファレンス設計で使用されるボードのリソース。次のフィールドを含む構造体として返されます。

LogicElements — FPGA ルックアップ テーブル (LUT) に使用されるリファレンス設計のリソース

0 (既定値)

FPGA ルックアップ テーブル (LUT) に使用されるリファレンス設計のリソース。数値として指定します。

例: hRD.ResourcesUsed.LogicElements = 100

DSP — FPGA DSP スライスに使用されるリファレンス設計のリソース

0 (既定値)

FPGA DSP スライスに使用されるリファレンス設計のリソース。数値として指定します。

例: hRD.ResourcesUsed.DSP = 3

RAM — FPGA ボードの RAM リソースに使用されるリファレンス設計のリソース

0 (既定値)

FPGA ボードの RAM リソースに使用されるリファレンス設計のリソース。数値として指定します。

例: hRD.ResourcesUsed.RAM = 32000

メソッド

パブリック メソッド

CallbackCustomProgrammingMethod	ワークフロー アドバイザーの [ターゲット デバイスをプログラム] タスクで実行されるカスタム コールバック関数の関数ハンドル
CustomizeReferenceDesignFcn	Function handle for callback function that gets executed before Set Target Interface task in the HDL Workflow Advisor
EmbeddedCoderSupportPackage	Embedded Coder サポート パッケージを使用するかどうかの指定
PostBuildBitstreamFcn	FPGA ビットストリームのビルド タスクの実行後に実行されるコールバック関数の関数ハンドル
PostCreateProjectFcn	Function handle for callback function that gets executed after the create project task runs
PostGenerateIPCoreFcn	Function handle for callback function that executes after IP core generation runs
PostSWInterfaceFcn	Function handle for custom callback function that gets executed after the generate software interface task runs
PostTargetInterfaceFcn	Function handle for callback function that gets executed after the set target interface task runs
PostTargetReferenceDesignFcn	Function handle for callback function that gets executed after the target reference design is set
addAXI4MasterInterface	AXI4 Master インターフェイスを追加して定義する
addAXI4SlaveInterface	AXI4 スレーブ インターフェイスを追加して定義する
addAXI4StreamInterface	AXI4-Stream インターフェイスを追加する
addAXI4StreamVideoInterface	Add AXI4-Stream Video interface
addClockInterface	Add clock and reset interface
addCustomEDKDesign	Xilinx EDK MHS プロジェクト ファイルの指定
addCustomQsysDesign	Altera Qsys プロジェクト ファイルの指定
addCustomVivadoDesign	Xilinx Vivado のエクスポートしたブロック設計 Tcl ファイルの指定
addCustomLiberoDesign	Microchip Libero SoC のエクスポートしたブロック設計 Tcl ファイルを指定する
addDeviceTree	Add device tree for reference design object
addDeviceTreeIncludeDirectory	デバイス ツリーをコンパイルするインクルード ファイルのパスを指定する
addIPRepository	Include IP modules from your IP repository folder in your custom reference design
addInternalIOInterface	生成された IP コアと既存の IP コアとの間の内部 IO インターフェイスを追加して定義
addParameter	リファレンス設計のカスタム パラメーターを追加して定義する
validateReferenceDesign	リファレンス設計オブジェクトのプロパティの値をチェック

バージョン履歴

R2015a で導入

参考

hdlcoder.Board

トピック

• Zynq ワークフロー用のカスタムのボードとリファレンス設計の定義
• Intel SoC ワークフロー用のカスタムのボードとリファレンス設計の定義
• Define Custom Board and Reference Design for Microchip Workflow
• カスタム ボードの登録
• カスタム リファレンス設計の登録
• カスタム リファレンス設計のためのカスタム パラメーターおよびコールバック関数の定義
• ボードおよびリファレンス設計の登録システム