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hdlcoder.ReferenceDesign クラス

パッケージ: hdlcoder

SoC リファレンス設計を記述するリファレンス設計登録オブジェクト

説明

refdesign = hdlcoder.ReferenceDesign('SynthesisTool', toolname) は、SoC プラットフォーム用のカスタム リファレンス設計を登録するために使用するリファレンス設計オブジェクトを作成します。

リファレンス設計の特性を指定するには、リファレンス設計オブジェクトのプロパティを設定します。

サポートされるツールのバージョンと互換性のあるリファレンス設計ツールのバージョンを使用してください。別のツールのバージョンを選択すると、IP コア統合用のリファレンス設計プロジェクトを HDL Coder™ で作成できない可能性があります。

作成

refdesign = hdlcoder.ReferenceDesign('SynthesisTool',toolname) は、SoC プラットフォーム用のカスタム リファレンス設計を登録するために使用するリファレンス設計オブジェクトを作成します。

入力引数

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合成ツールの名前。文字ベクトルとして指定します。

例: 'Altera Quartus II'

プロパティ

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リファレンス設計の名前。文字ベクトルとして指定します。HDL ワークフロー アドバイザーでは、この名前が [リファレンス設計] ドロップダウン リストに表示されます。

例: 'Default system (Vivado 2015.4)'

このリファレンス設計に関連付けられたボード。文字ベクトルとして指定します。

例: 'Enclustra Mars ZX3 with PM3 base board'

このリファレンス設計と連携する 1 つ以上のツールのバージョン。文字ベクトルの cell 配列として指定します。

例: {'2015.4'}

例: {'13.7','14.0'}

1 つ以上の設計制約ファイル。文字ベクトルの cell 配列として指定します。このプロパティはオプションです。

例: {'MarsZX3_PM3.xdc'}

例: {'MyDesign.qsf'}

リファレンス設計に必要なファイルまたはフォルダーの 1 つ以上の相対パス。文字ベクトルの cell 配列として指定します。このプロパティはオプションです。

必要なファイルまたはフォルダーの例を次に示します。

  • リファレンス設計で使用される既存の IP コア。

    たとえば、IP コア my_ip_core がリファレンス設計フォルダーにある場合、CustomFiles{'my_ip_core'] に設定します。

  • PS7 定義 XML ファイル。

    たとえば、PS7 定義 XML ファイル ps7_system_prj.xml をフォルダー data に含めるには、CustomFiles{fullfile('data', 'ps7_system_prj.xml')} に設定します。

  • リファレンス設計で使用される既存の IP コアを格納するフォルダー。HDL Coder では、IP コア フォルダーの名前について、各合成ツールで特定の名前のみがサポートされます。

    • Altera® Qsys の場合、IP コア ファイルは ip という名前のフォルダーに含める必要があります。CustomFiles{'ip'} に設定します。

    • Xilinx® Vivado® の場合、IP コア ファイルまたは IP コア ファイルを含む zip ファイルは ipcore という名前のフォルダーに含める必要があります。CustomFiles{'ipcore'} に設定します。

    • Xilinx EDK の場合、IP コア ファイルは pcores という名前のフォルダーに含める必要があります。CustomFiles{'pcores'} に設定します。

メモ

リファレンス設計に IP モジュールを追加するには、それらの IP モジュールを格納する IP リポジトリ フォルダーを作成し、addIPRepository メソッドを使用することをお勧めします。

例: {'my_ip_core'}

例: {fullfile('data', 'ps7_system_prj.xml')}

例: {'ip'}

例: {'ipcore'}

例: {'pcores'}

デバイス ツリー ファイルの名前を指定します。DUT 端子を異なる AXI4-Stream チャネルにマッピングする場合に異なるデバイス ツリー ファイルの名前を使用する方法については、マスターのみまたはスレーブのみあるいはマスターとスレーブ両方のリファレンス設計の動的な作成の例を参照してください。

例: 'devicetree_axistream_iio.dtb'

HDL ワークフロー アドバイザーの [ターゲットのリファレンス設計を設定] タスクでパラメーター [Insert JTAG AXI Manager (HDL Verifier required)] を表示するかどうかを指定します。既定では、このプロパティの値は true に設定されています。[ターゲットのリファレンス設計を設定] タスクでパラメーターが表示されます。このプロパティを有効にした後、コード ジェネレーターで JTAG AXI Manager IP を挿入するかどうかを指定するには、JTAGMATLABasAXIMasterDefaultValue プロパティを使用します。パラメーターを表示しない場合は、このプロパティの値を false に設定します。

このプロパティはオプションです。

例: 'false'

コード ジェネレーターで JTAG AXI Manager IP を挿入するかどうかを指定します。指定する値は、HDL ワークフロー アドバイザーの [ターゲットのリファレンス設計を設定] タスクでの [Insert JTAG AXI Manager (HDL Verifier required)] ドロップダウンの選択項目に相当します。JTAG AXI Manager の挿入を自動で行うように指定するには、このプロパティを on に設定する前に、AddJTAGMATLABasAXIMasterParameter プロパティを true に設定します。

このプロパティはオプションです。

例: 'on'

プロジェクトに含める IP キャッシュの zip ファイルを指定します。HDL ワークフロー アドバイザーでの IP Core Generation ワークフローの実行時、[プロジェクトを作成] タスクで、このファイルがコード ジェネレーターによって抽出されます。[FPGA ビットストリームのビルド] タスクで IP キャッシュが再利用され、リファレンス設計の合成が高速になります。

このプロパティはオプションです。

例: 'ipcache.zip'

コード ジェネレーターで [FPGA ビットストリームのビルド] タスクにおけるタイミングの問題を警告として報告するかエラーとして報告するかを指定します。HDL ワークフロー アドバイザーでの IP Core Generation ワークフローの実行時、既定では、タイミングの問題がコード ジェネレーターでエラーとして報告されます。タイミングの問題を解決するカスタム ロジックを実装している場合、それらの問題をエラーではなく警告として報告するように指定できます。詳細については、IP コアの生成ワークフローと Simulink Real-Time FPGA I/O ワークフローでのタイミング エラーの解決を参照してください。

このプロパティはオプションです。

例: 'hdlcoder.ReportTiming.Warning'

リファレンス設計に既存の PS があるかどうかを指定します。

例: 'false'

HDL Coder で生成される IP コアに対するデバイス ツリー ノードの生成を有効にし、ノードをデバイス ツリーに挿入します。IP コアに対するデバイス ツリー ノードの生成を有効にするには、HasProcessingSystemtrue に設定する必要があります。

このプロパティは、生成される IP コアに対する追加のデバイス ツリー ノードを登録済みデバイス ツリーに挿入する必要がない場合は有効にしないでください。

例: 'true'

リファレンス設計で使用されるボードのリソース。次のフィールドを含む構造体として返されます。

FPGA ルックアップ テーブル (LUT) に使用されるリファレンス設計のリソース。数値として指定します。

例: hRD.ResourcesUsed.LogicElements = 100

FPGA DSP スライスに使用されるリファレンス設計のリソース。数値として指定します。

例: hRD.ResourcesUsed.DSP = 3

FPGA ボードの RAM リソースに使用されるリファレンス設計のリソース。数値として指定します。

例: hRD.ResourcesUsed.RAM = 32000

メソッド

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バージョン履歴

R2015a で導入