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addAXI4SlaveInterface

クラス: hdlcoder.ReferenceDesign
名前空間: hdlcoder

AXI4 スレーブ インターフェイスを追加して定義する

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構文

addAXI4SlaveInterface('InterfaceConnection',ref_design_port,'BaseAddress',base_addr)
addAXI4SlaveInterface('InterfaceConnection',ref_design_port,'BaseAddress',base_addr,'MasterAddressSpace',master_addr_space)
addAXI4SlaveInterface('InterfaceConnection',ref_design_port,'BaseAddress',base_addr,Name,Value)
addAXI4SlaveInterface('InterfaceConnection',ref_design_port,'BaseAddress',base_addr,'MasterAddressSpace',master_addr_space,Name,Value)

説明

addAXI4SlaveInterface('InterfaceConnection',ref_design_port,'BaseAddress',base_addr) は、Altera® リファレンス設計用の AXI4 インターフェイスまたは Xilinx® ISE リファレンス設計用の AXI4 または AXI4-Lite インターフェイスを追加して定義します。

addAXI4SlaveInterface('InterfaceConnection',ref_design_port,'BaseAddress',base_addr,'MasterAddressSpace',master_addr_space) は Xilinx Vivado® リファレンス設計用の AXI4 または AXI4-Lite インターフェイスを追加して定義します。

addAXI4SlaveInterface('InterfaceConnection',ref_design_port,'BaseAddress',base_addr,Name,Value) は、1 つ以上の Name,Value 引数で追加オプションを指定して、Altera リファレンス設計用の AXI4 インターフェイス、または Xilinx ISE リファレンス設計用の AXI4 または AXI4-Lite インターフェイスを追加して定義します。

addAXI4SlaveInterface('InterfaceConnection',ref_design_port,'BaseAddress',base_addr,'MasterAddressSpace',master_addr_space,Name,Value) は、1 つ以上の Name,Value 引数で追加オプションを指定して、Xilinx Vivado リファレンス設計用の AXI4 または AXI4-Lite インターフェイスを追加して定義します。

入力引数

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AXI4 または AXI4-Lite インターフェイスに接続されているリファレンス設計の端子。文字ベクトルとして指定します。Intel® Qsys™ に基づいたリファレンス設計では、複数の AXI Master IP を AXI4 または AXI4-Lite インターフェイスに接続する場合は、各 AXI Master インスタンス名および対応する端子名を文字ベクトルの cell 配列として指定します。

例: 'axi_interconnect_0/M00_AXI', {'hps_0.h2f_axi_master','master_0.master'},...

AXI4 または AXI4-Lite スレーブ インターフェイスのベース アドレス。文字ベクトルとして指定します。

例: '0x40010000'

このスレーブ インターフェイスに接続されているマスター インターフェイスのアドレス空間。文字ベクトルとして指定します。Vivado リファレンス設計のみ。複数の AXI Master IP を接続する場合は、各 AXI Master インターフェイス名および対応するアドレス空間を指定します。

例: 'processing_system7_0/Data', {'processing_system7_0/Data','hdlverifier_axi_master_0/axi4m'}

名前と値のペアの引数

オプションの引数ペアを Name1=Value1,...,NameN=ValueN で指定します。Name は引数名で、Value は対応する値です。名前と値の引数は他の引数より後に配置する必要がありますが、ペアの順序は重要ではありません。

R2021a より前では、名前と値をそれぞれコンマを使って区切り、Name を引用符で囲みます。

インターフェイス接続のタイプ。character vector または文字ベクトルの cell array として指定します。

例: 'InterfaceType','AXI4-Lite' は 'AXI4–Lite' インターフェイス タイプの接続を指定します。

インターフェイスの名前。文字ベクトルとして指定します。InterfaceID を指定する場合、InterfaceType を 'AXI4' または 'AXI4–Lite' のいずれかに設定する必要があります。

例: 'InterfaceID','MyAXI4','InterfaceType','AXI4' はインターフェイス名を 'MyAXI4'、インターフェイス タイプを 'AXI4' として指定します。

AWID、WID、ARID、RID などのすべての ID 信号の幅。正の整数として指定します。このプロパティにより、HDL DUT IP コア内の AXI4 スレーブ インターフェイスが接続する AXI Master インターフェイスの数を指定できます。既定値は 12 であり、これにより HDL IP コアを 1 つの AXI Master インターフェイスに接続できます。IP コアを複数の AXI Master インターフェイスに接続するには、IDWidth を大きくします。ID 幅はツール固有です。

例: 'IDWidth','13' により、リファレンス設計で IP コアを 2 つの AXI Master インターフェイスに接続することを指定できます。

プロセッサが IP コア AXI4 スレーブ インターフェイスへのマスターの 1 つかどうかを指定します。IP コア AXI4 スレーブ インターフェイスでデバイス ツリー生成を有効にするには、この値が true に設定されたままにします。

例: 'HasProcessorConnection','false'

デバイス ツリー内のプロセッサ AXI4 マスター バス ノードへの参照。登録されているデバイス ツリー内の対応するバス ノードの名前に一致するようにこの値を設定します。デバイス ツリー ノードへの参照は "&" で始まる必要があります。ノードをラベルで参照するには、ラベルの前に "&" を指定します (たとえば、"&myLabel")。ノードをパスで参照するには、"&{" および "}" で囲んでパスを指定します (たとえば、"&{/myNode/childNode}")。

例: 'DeviceTreeNodes','&fpga_axi'

ヒント

バージョン履歴

R2015a で導入

参考

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