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Simulink Real-Time FPGA I/O モジュール

Simulink^® Real-Time™ FPGA I/O モジュールの HDL コードの生成と展開 (Simulink Real-Time が必要)

Speedgoat^® I/O モジュールに展開する FPGA プログラミングファイルと Simulink Real-Time FPGA I/O インターフェイスを生成できます。Speedgoat Simulink プログラム可能 I/O モジュール向けの IP コアの生成ワークフローを参照してください。

クラス

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ボードとワークフロー

`hdlcoder.Board`	SoC カスタムボードを記述するボード登録オブジェクト
`hdlcoder.WorkflowConfig`	Configure HDL code generation and deployment workflows
`hdlcoder.ReferenceDesign`	SoC リファレンス設計を記述するリファレンス設計登録オブジェクト

関数

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リファレンス設計のエクスポート

socExportReferenceDesign Export custom reference design for HDL Workflow Advisor

インターフェイスの追加

`addExternalIOInterface`	ボードオブジェクトの外部 IO インターフェイスを定義
`addExternalPortInterface`	Define external port interface for board object
`addInternalIOInterface`	生成された IP コアと既存の IP コアとの間の内部 IO インターフェイスを追加して定義
`addAXI4MasterInterface`	Add and define AXI4 Master interface
`addAXI4SlaveInterface`	Add and define AXI4 slave interface
`addAXI4StreamInterface`	Add AXI4-Stream interface
`addAXI4StreamVideoInterface`	Add AXI4-Stream Video interface
`addClockInterface`	Add clock and reset interface

ボードとリファレンス設計

`addCustomEDKDesign`	Xilinx EDK MHS プロジェクトファイルの指定
`addCustomQsysDesign`	Altera Qsys プロジェクトファイルの指定
`addCustomVivadoDesign`	Xilinx Vivado のエクスポートしたブロック設計 Tcl ファイルの指定
`addIPRepository`	Include IP modules from your IP repository folder in your custom reference design
`addParameter`	Add and define custom parameters for your reference design
`validateReferenceDesign`	リファレンス設計オブジェクトのプロパティの値をチェック
`validateBoard`	Check property values in board object

トピック

Speedgoat Simulink プログラム可能 I/O モジュール向けの IP コアの生成ワークフロー
Speedgoat I/O モジュールを含む IP コアの生成ワークフローを使用し、IP コアをリファレンス設計に組み込む。
ターゲット FPGA ボードまたは SoC デバイスのプログラム
ターゲット Intel または Xilinx ハードウェアをプログラムする方法。
Simscape 2 レベルコンバーターモデル用の Simulink Real-Time インターフェイスサブシステムの生成
Simscape™ モデルから HDL コードおよび Simulink Real-Time インターフェイスモデルを生成。
HDL ワークフローアドバイザーでの Speedgoat FPGA のサポート
Speedgoat FPGA I/O モジュール搭載の FPGA の Simulink アルゴリズムを実装する。
Map Bus Data Types to PCIe Interface
When you use bus data types at the DUT interface ports, you can directly map the interface ports to PCIe interfaces.

関連情報

トラブルシューティング

IP コアの生成ワークフローと Simulink Real-Time FPGA I/O ワークフローでのタイミングエラーの解決

Vivado ベースのボードでの IP コアの生成ワークフローまたは Simulink Real-Time FPGA I/O ワークフローの [FPGA ビットストリームのビルド] ステップにおけるタイミングエラーを解決します。

注目の例

Speedgoat Simulink プログラム可能 I/O モジュールでの FPGA プログラミングと構成

Speedgoat Simulink プログラム可能 I/O モジュールでの FPGA プログラミングと構成

Speedgoat ターゲットコンピューターの HDL コード生成および合成ワークフローの選択と実行。

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HDL ワークフロースクリプトを使用した Simscape 降圧コンバーターモデルの Speedgoat IO モジュールへの展開

HDL ワークフロースクリプトを使用した Simscape 降圧コンバーターモデルの Speedgoat IO モジュールへの展開

HDL ワークフロースクリプトを使用して、Simscape でモデル化された降圧コンバーターを Speedgoat IO モジュールに展開する。

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Speedgoat FPGA I/O モジュールへの Simscape モデルのハードウェアインザループ実装

Speedgoat FPGA I/O モジュールへの Simscape モデルのハードウェアインザループ実装

この例では、Simscape™ 半波整流器モデルから FPGA ビットストリームを合成して生成し、そのビットストリームをハードウェアインザループ (HIL) 実装用に Speedgoat® FPGA I/O 334-325K ターゲットにダウンロードする方法を示します。

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