Speedgoat Simulink プログラム可能 I/O モジュール向けの IP コアの生成ワークフロー

HDL Coder™ は [IP コアの生成] ワークフローインフラストラクチャを使用して、Xilinx^® Vivado^® をサポートする Speedgoat^® Simulink^® プログラム可能 I/O モジュール向けの再利用可能な HDL IP コアを生成します。このワークフローでは、ターゲットインターフェイス構成および指定するコードジェネレーターの設定が表示される IP コアレポートが生成されます。IP コアを組み込みシステム統合環境に追加して、さらに大規模な設計に統合できます。カスタム IP コアの生成を参照してください。

次の図は、ソフトウェアが AXI インターフェイスをもつ IP コアを生成する方法および IP コアを FPGA リファレンス設計に統合する方法を示しています。

サポートされる I/O モジュール

HDL Coder が [Simulink Real-Time FPGA I/O] ワークフローでサポートする I/O モジュールの詳細については、HDL ワークフローアドバイザーでの Speedgoat FPGA のサポートを参照してください。

IP コアの生成ワークフロー

このワークフローの主な機能は次のとおりです。

合成ツールとして Xilinx Vivado を使用します。
再利用可能で、共有可能な IP コアを生成します。IP コアは、RTL コード、C ヘッダーファイルおよび IP コア定義ファイルをパッケージ化します。
IP コアを Speedgoat リファレンス設計に統合するためのプロジェクトを作成します。
FPGA ビットストリームを生成して、ビットストリームをターゲットハードウェアにダウンロードします。

FPGA ビットストリームの作成後、ワークフローは Simulink Real-Time™ モデルを生成します。このモデルは、FPGA のプログラミングを行い、リアルタイム実行中に I/O モジュールと PCIe バスを介して通信を行うブロックを含むインターフェイスサブシステムモデルです。

制限

IP Core Generation ワークフローは以下をサポートしません。

[クロックイネーブルを使用しない汎用 RAM] に設定されている [RAM アーキテクチャ]。
IP コアと AXI インターフェイスに異なるクロックを使用。IPCore_Clk および AXILite_ACLK は同期していて、同じクロックソースに接続されていなければなりません。IPCore_RESETN および AXILite_ARESETN は、同じリセットソースに接続されていなければなりません。グローバルリセット信号の IP コアクロック領域への同期を参照してください。

外部の Web サイト

https://www.speedgoat.com/knowledge-center