IP コアおよびビットストリームの生成

スタンドアロン FPGA ボード、Speedgoat^® I/O モジュール、Xilinx^® Zynq^®-7000 プラットフォーム、Intel^® SoC デバイスまたは Microchip SoC デバイスに展開する HDL コードを含む HDL IP コアおよびビットストリームを生成する

IP コアは、特定の関数 (通常はアルゴリズム) を実装する共有可能で再利用可能な HDL コンポーネントです。IP コアは、IP コア定義ファイル、アルゴリズムについて生成された HDL コード、レジスタアドレスマップを含む C ヘッダーファイル、および IP コアレポートで構成されます。

HDL ワークフローアドバイザーで IP Core Generation ワークフローを使用することによって、HDL Coder™ は、IP コアを Vivado^®、Qsys または Libero^® プロジェクトに統合するための HDL ソースコードと C ヘッダーファイルを含む IP コアを生成してから、ターゲットハードウェアをプログラムできます。ターゲットプラットフォームに応じて、IP コアを既定のリファレンス設計またはカスタムリファレンス設計に統合し、FPGA ハードウェアに展開するビットストリームを生成できます。入力は、Simulink^® モデルまたは MATLAB^® 関数の設計された IP コアです。出力は HDL Coder によって IP コアから生成されたビットストリームです。

ワークフローの詳細については、FPGA および SoC ハードウェアをターゲットにする方法の概要を参照してください。

Generate IP core and bitstream workflow

クラス

hdlcoder.WorkflowConfig Configure HDL code generation and deployment workflows

トピック

IP コアの生成

カスタム IP コアの生成
HDL ワークフローアドバイザーを使用し、モデルまたはアルゴリズムからカスタム IP コアを生成します。
カスタム IP コアレポート
既定では、カスタム IP コアの生成時に HTML カスタム IP コアレポートが生成されます。
マルチレートの IP コアの生成
IP コアの生成ワークフローで複数のサンプルレートを使用するさまざまな設計例について学習する。
ボードに依存しない HDL IP コアの Simulink モデルからの生成
HDL ワークフローアドバイザーを開いて Simulink モデルの IP Core Generation ワークフローを実行する際、汎用の Xilinx プラットフォーム、汎用の Intel プラットフォーム、汎用の Microchip プラットフォームなどの汎用プラットフォームを指定できます。
MATLAB アルゴリズムからのボードに依存しない IP コアの生成
MATLAB からボードに依存しない IP コアを生成する
複数の AXI4-Stream および AXI4 Master インターフェイスを使用した HDL IP コアの生成
DUT 端子を複数の AXI4-Stream、AXI4-Stream Video、および AXI4 Master インターフェイスにマッピングする方法を学習する。
グローバルリセット信号の IP コアクロック領域への同期
HDL Coder がグローバルリセット信号を IP コアクロック領域に同期するためのロジックを自動的に挿入する方法を説明します。
スタンドアロン FPGA デバイス向けの IP コアの生成ワークフロー
スタンドアロン FPGA デバイスを使用した IP コアの生成ワークフローの使用方法および IP コアのリファレンス設計への組み込み方法を学習します。

Xilinx Zynq リファレンス設計

Default System Reference Design for Xilinx SoC Device
Learn about the default system reference design for Xilinx SoC device and using the reference design.
Default System with AXI4-Stream Interface Reference Design
Learn about how to use the default system with AXI4-Stream Interface reference design and its requirements.
Default Video System Reference Design
Learn about the default video system reference design and its requirements.
Default System with External DDR Memory Access Reference Design
Learn about the default system with external DDR3 memory access reference design and its requirements.

Intel SoC リファレンス設計

Default System Reference Design for Intel SoC Devices
Learn about the default system reference design and using the reference design for Intel SoC Devices.
Default System with External DDR4 Memory Access Reference Design
Learn about the default system with external DDR3 memory access reference design and its requirements.

Microchip SoC リファレンス設計

Default System Reference Design
Learn about the default system reference design and using the reference design.

リファレンス設計の統合

リファレンス設計の合成を高速化するための IP キャッシュ
IP キャッシュを使用し、Out-Of-Context ワークフローを使用してリファレンス設計の合成時間を高速化します。
IP コアの生成ワークフローと Simulink Real-Time FPGA I/O ワークフローでのタイミングエラーの解決
Vivado ベースのボードでの IP コアの生成ワークフローまたは Simulink Real-Time FPGA I/O ワークフローの [FPGA ビットストリームのビルド] ステップにおけるタイミングエラーを解決します。

注目の例

オーディオコーデックチップを構成するための I2C コントローラー IP の IP コア生成

この例では、オーディオコーデックチップを構成するために Stateflow® ブロックを使用してモデル化された I2C Master Controller を使用して I2C コントローラーをモデル化する方法を示します。

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FPGA ボード上の LED を点滅させるための MATLAB からの IP コアの生成

この例では、MATLAB® HDL ワークフローアドバイザーを使用して、FPGA ボード上の LED を点滅させるカスタマイズした IP コアを生成する方法を示します。この例では生成された IP コアを ZedBoard ハードウェアに展開しますが、任意の Xilinx® Zynq® プラットフォームまたは MicroBlaze プロセッサを搭載した Xilinx FPGA を使用できます。

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Save Target Hardware Settings in Model

Save your target hardware settings in a Simulink® model.

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HDL Coder によるテストポイント信号のモデル化およびデバッグ

モデル内の信号にテストポイントを追加し、生成された HDL コードで、それらの信号をデバッグする方法を示す例。

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Generate Board-Independent HDL IP Core for Microchip Platforms

Generate an HDL IP core for generic Microchip platform. You generate an HDL IP core for an LED blinking model, then integrate this HDL IP core into a target Microchip platform of your choice. You can generate a board-independent custom IP core to use in an embedded system integration environment, such as Microchip Libero SoC tool.

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