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IP コアおよびビットストリームの生成

スタンドアロン FPGA ボード、Speedgoat® I/O モジュール、Xilinx® Zynq®-7000 プラットフォーム、Intel® SoC デバイスまたは Microchip SoC デバイスに展開する HDL コードを含む HDL IP コアおよびビットストリームを生成する

IP コアは、特定の関数 (通常はアルゴリズム) を実装する共有可能で再利用可能な HDL コンポーネントです。IP コアは、IP コア定義ファイル、アルゴリズムについて生成された HDL コード、レジスタ アドレス マップを含む C ヘッダー ファイル、および IP コア レポートで構成されます。

HDL ワークフロー アドバイザーで IP Core Generation ワークフローを使用することによって、HDL Coder™ は、IP コアを Vivado®、Qsys または Libero® プロジェクトに統合するための HDL ソース コードと C ヘッダー ファイルを含む IP コアを生成してから、ターゲット ハードウェアをプログラムできます。ターゲット プラットフォームに応じて、IP コアを既定のリファレンス設計またはカスタム リファレンス設計に統合し、FPGA ハードウェアに展開するビットストリームを生成できます。入力は、Simulink® モデルまたは MATLAB® 関数の設計された IP コアです。出力は HDL Coder によって IP コアから生成されたビットストリームです。

ワークフローの詳細については、FPGA および SoC ハードウェアをターゲットにする方法の概要を参照してください。

Generate IP core and bitstream workflow

クラス

hdlcoder.WorkflowConfigConfigure HDL code generation and deployment workflows

トピック

IP コアの生成

Xilinx Zynq リファレンス設計

Intel SoC リファレンス設計

Microchip SoC リファレンス設計

  • Default System Reference Design (HDL Coder Support Package for Microchip FPGA and SoC Devices)
    Learn about the default system reference design and using the reference design.

リファレンス設計の統合