HDL Coder によるテストポイント信号のモデル化およびデバッグ

この例では、Simulink® モデルで信号をテストポイントとしてマークする方法と、HDL コード生成後に、生成されたモデルまたはテストベンチを使用して最上位レベルで信号をデバッグする方法を説明します。

テストポイントを使用する理由

テストポイントは、Simulink モデルのさまざまなポイントにおけるシミュレーション結果を簡単にデバッグおよび観察するために使用できる信号です。テストポイントとして指定された信号は、モデル内の Floating Scope ブロックで観察できます。Simulink では、モデル内の任意の信号をテストポイントとして指定できます。

コード生成後、DUT 出力端子でテストポイント信号を観察し、下流のワークフローにおいて生成コードをデバッグできます。この機能を利用することで、コードジェネレーターは、サブシステム階層の深いレベルから DUT 出力端子にテストポイント信号を伝播できるため、設計を容易にデバッグできるようになります。

HDL 互換モデルの作成

信号をテストポイントとして指定し、HDL コードを生成する前に、作成したモデルが HDL コード生成との互換性があるか確認します。HDL 互換 Simulink モデルの作成を参照してください。

この例では、HDL コード生成用に準備された hdlcoder_test_points モデルを開きます。DUT は、Selection Logic と Comparator からの入力に基づいて 2 つの係数を計算する Enabled Subsystem です。

load_system('hdlcoder_test_points')
open_system('hdlcoder_test_points/DUT/MaJ Counter')
set_param('hdlcoder_test_points', 'SimulationCommand', 'update');

信号をテストポイントとして指定

このモデルで内部信号をデバッグするには、次のいずれかの方法でこれらをテストポイントとしてマークします。

Simulink エディターで、[信号プロパティ] ダイアログボックスを開くには、信号を右クリックして [プロパティ] を選択します。次に、[テストポイント] を選択します。
コマンドラインで、ブロックの出力端子へのハンドルを取得し、端子パラメーター TestPoint を on に設定します。

たとえば、以下のコマンドを入力して、OR 演算を行う Logical acc ブロックからの出力信号をテストポイントとして指定します。

portHandles = get_param('hdlcoder_test_points/DUT/MaJ Counter/Logical acc', 'portHandles');
outportHandle = portHandles.Outport;
set_param(outportHandle,'TestPoint','on');

ブロックに複数の出力端子がある場合は、テストポイントとして指定する出力ハンドルを指定します。たとえば、Demux ブロックの 2 番目の出力をテストポイントとして指定するには、以下のコマンドを入力します。

set_param(outportHandle(2),'TestPoint','on');

[テストポイント] の設定を有効にした各信号について、Simulink にインジケーターが表示されます。モデルをナビゲートすると、3 つの追加のテストポイントが表示されます。これらのテストポイントは、Selection Logic Subsystem ブロック、Comparator Subsystem ブロック、および Calculate Coefficients Subsystem ブロックの中にあります。

詳細については、テストポイントとしての信号の設定を参照してください。

テストポイントの DUT 出力端子生成の有効化

HDL コード生成前、テストポイントとして指定した信号をデバッグするには、信号の HDL DUT 端子生成を有効にします。モデルコードを生成すると、HDL Coder™ により、これらの信号は追加の出力端子として DUT に伝播されます。

hdlcoder_simulink_test_points モデルで DUT 出力端子生成を有効にするには、次を実行します。

[コンフィギュレーションパラメーター] ダイアログボックスの [HDL コード生成]、[グローバル設定]、[端子] タブで、[テストポイントの HDL DUT 端子生成を有効にする] を選択します。
コマンドラインで EnableTestpoints プロパティを使用します。

hdlset_param('hdlcoder_test_points','EnableTestpoints','on')

このパラメーターの詳細については、テストポイントの HDL DUT 端子生成の有効化を参照してください。

テストポイントの DUT 出力端子の生成を有効にすると、[コンフィギュレーションパラメーター] ダイアログボックスを使用して [生成された DUT 出力端子の遅延の均衡化] を無効にするか、コマンドラインを使用して BalanceDelaysForTestpoints を off に設定することで、生成された DUT 出力端子の遅延の均衡化を無効にすることができます。このパラメーターの詳細については、生成された DUT 出力端子の遅延の均衡化を参照してください。

手動で追加した出力端子をテストポイントとして扱い、DUT レベルの Outport ブロックで HDL ブロックプロパティ [BalanceDelays] を無効にすることもできます。

DUT 端子生成を有効にした後、以下のワークフローのいずれかを実行できます。

HDL コードを生成します。コードをターゲットの FPGA に展開するには、HDL ワークフローアドバイザーで Generic ASIC/FPGA ワークフローを使用します。
テストポイント端子をターゲットプラットフォームインターフェイスにマッピングし、合成ツールとして Xilinx Vivado または Altera Quartus II を使用する IP Core Generation ワークフローまたは Simulink Real-Time FPGA I/O ワークフローを使用して、HDL IP コアを生成します。

HDL コード生成と FPGA ターゲット

HDL コード内のテストポイント端子とモデル内のテストポイント信号間のマッピングを表示する場合は、コード生成レポートの生成を有効にします。このレポートには、Simulink モデル内の対応するテストポイント信号へのリンクをもつテストポイント端子が表示されます。

たとえば、hdlcoder_simulink_test_points モデルに対してレポート生成を有効にするには、次のようにします。

[コンフィギュレーションパラメーター] ダイアログボックスの [HDL コード生成] ペインで [リソース利用レポートを生成] を選択します。
この設定をコマンドラインで指定するには、ResourceReport プロパティを使用します。

hdlset_param('hdlcoder_test_points','ResourceReport','on')

レポート生成の詳細については、コード生成レポートの作成と使用を参照してください。

HDL コードを生成するには、次のようにします。

DUT サブシステムを右クリックし、[HDL コード]、[サブシステムに対する HDL を生成] の順に選択します。
コマンドラインで、DUT サブシステムに対して makehdl を実行します。

コードをターゲットプラットフォームに展開するには、Generic ASIC/FPGA ワークフローを使用します。HDL ワークフローアドバイザーの [ターゲットデバイスおよび合成ツールを設定] タスクで、[ターゲットワークフロー] に [Generic ASIC/FPGA] を選択し、[合成ツール] を指定してから、ワークフローを実行します。

コードが生成されると、コード生成レポートが開きます。[コードインターフェイスレポート] セクションには、Output Ports セクション内のテストポイントへのリンクが含まれます。

テストポイント端子のリンクをクリックすると、コードジェネレーターにより、Simulink モデルでテストポイントとして指定した、該当する信号が強調表示されます。そのため、このレポートを利用して、生成されたコードのテストポイント端子から、Simulink モデル内のテストポイント信号に逆トレースできます。

生成された HDL コードでテストポイント端子を確認するには、DUT.v ファイルを開きます。

最上位のモジュール宣言内で、テストポイント端子を確認できます。これらの端子には、接頭辞 tp_ と、テストポイント端子に対応することを示すコメントが付けられています。ターゲット言語として VHDL® を指定した場合、テストポイント端子はエンティティ宣言内で確認できます。

IP コアの生成と SoC ターゲット

HDL IP コアを生成するには、HDL ワークフローアドバイザーを開きます。アドバイザーで、以下を実行します。

[ターゲットデバイスおよび合成ツールを設定] タスクで、[ターゲットワーフロー] に対して [IP Core Generation] を選択し、合成ツールとして Xilinx Vivado または Altera Quartus II を使用する [ターゲットプラットフォーム] を指定します。Simulink Real-Time FPGA I/O ワークフローを使用する場合は、合成ツールとして Xilinx Vivado を使用する [ターゲットプラットフォーム] を指定します。
[ターゲットのリファレンス設計を設定] タスクで、HDL Coder の既定のリファレンス設計、または HDL IP コアを統合するカスタムリファレンス設計を指定します。テストポイント信号に一意の名前を指定しない場合、このタスクの実行は失敗する可能性があります。このエラーを修正するには、[結果] サブペインで、リンクを選択してテストポイント信号の一意の名前を生成します。タスクが成功したことを確認するには、タスクを再実行します。
[ターゲットインターフェイスを設定] タスクで、[テストポイントの HDL DUT 端子生成を有効にする] チェックボックスをオンにしてテストポイントの HDL DUT 端子生成を有効にすると、[ターゲットプラットフォームインターフェイステーブル] にテストポイント端子が表示されます。端子を AXI4、AXI4-Lite、または External Port インターフェイスにマッピングできます。このタスクを実行した後、コードジェネレーターはこのテストポイントインターフェイスマッピング情報を DUT に保存します。この情報を表示するには、DUT サブシステムの [HDL ブロックプロパティ] にある [ターゲット仕様] タブで TestPointMapping ブロックプロパティを探します。ワークフローの以降の実行で DUT のこの情報を再読み込みできます。
[RTL コードと IP コアの生成] タスクで、[選択したタスクまで実行] を選択し、IP コアを生成します。コードジェネレーターでは、テストポイント端子のインターフェイスへのマッピングを表示する IP コアの生成レポートが開きます。

テストポイント端子のリンクをクリックすると、コードジェネレーターにより、Simulink モデルでテストポイントとして指定した、該当する信号が強調表示されます。

生成された HDL ソースファイルを開くと、IP コアラッパーに接続されているテストポイント信号が表示されます。

ワークフローを実行してソフトウェアインターフェイスモデルを生成し、[ターゲットのリファレンス設計を設定] タスクで指定したターゲットのリファレンス設計を IP コアに統合します。

IP Core Generation ワークフローの詳細については、カスタム IP コアの生成およびカスタム IP コアレポートを参照してください。

テストポイント信号のデバッグ

HDL コードを生成した後、または IP コアを生成した後に、テストポイント信号をデバッグできます。

モデル用に HDL コードを生成した場合、または Generic ASIC/FPGA ワークフローを実行した場合、テストポイント信号をデバッグするには、HDL テストベンチを生成するか、生成したモデルを使用します。生成されたモデルを開くには、コマンドラインで「gm_hdlcoder_test_points」と入力します。

生成されたモデルでは、コメントアウトされた Scope ブロックに接続された DUT 出力端子でテストポイントを確認できます。これらの信号のシミュレーション結果を観察するには、Scope ブロックのコメントを解除してからシミュレーションを実行します。生成されたモデルを見てみると、信号をテストポイントとして指定したポイントで、コードジェネレーターが出力端子を生成していることが分かります。これらの端子は、追加の出力端子として HDL Coder によって DUT に伝播されます。

[ソフトウェアインターフェイスモデルを生成] タスクに対して IP Core Generation ワークフローを実行すると、コードジェネレーターはソフトウェアインターフェイスモデルを開きます。

ARM® プロセッサからテストポイント信号上のデータを観察するには、Scope ブロックのコメントを解除してから、ソフトウェアインターフェイスモデルを実行します。

考慮事項

テストポイント端子は、コード生成プロセスの他の出力端子と同様と見なされます。テストポイント端子の生成は、リソース共有、ストリーミング、分散型パイプライン方式などすべての最適化と連携します。各種最適化の詳細については、速度と面積の最適化を参照してください。
検証モデルを生成すると、コードジェネレーターでテストポイント信号と、出力の時点でテストポイント端子が比較されないことが分かります。Scope ブロックをコメント解除し、シミュレーションを実行して、テストポイント信号を観察することもできます。生成されたモデルと検証モデルの詳細については、生成されたモデルと検証モデルを参照してください。
コシミュレーションモデルを生成すると、テストポイント端子が Terminator ブロックに接続されていることが分かります。テストポイントを観察するには、Terminator ブロックを削除し、出力端子を Scope ブロックに接続してから、コシミュレーションを実行します。また、コシミュレーションを実行する HDL シミュレーターで波形を観察することもできます。コシミュレーションの詳細については、コシミュレーションモデルの生成を参照してください。
生成されたモデルを開くと、パフォーマンスを考慮して Scope ブロックがコメントアウトされています。
DUT テストポイント端子では、端子の順序は指定できません。コードを生成するときに、HDL Coder によって端子の順序が決まります。
[ターゲットワークフロー] は、Generic ASIC/FPGA、IP Core Generation または Simulink Real-Time FPGA I/O でなければなりません。
IP Core Generation ワークフローまたは Simulink Real-Time FPGA I/O ワークフローを使用する場合、[合成ツール] は Xilinx Vivado または Altera Quartus II でなければなりません。Xilinx ISE はサポートされません。
IP Core Generation ワークフローまたは Simulink Real-Time FPGA I/O ワークフローを使用する場合、テストポイント端子を AXI4、AXI4-Lite、または External Port インターフェイスにマッピングできます。端子は AXI4-Stream インターフェイスまたは AXI4-Stream Video インターフェイスにマッピングできません。