IP コアの実行と検証

ターゲット FPGA デバイス上に生成された IP コアのプロトタイプ作成、シミュレーション、および検証

IP コア設計から生成されたビットストリームをターゲット FPGA デバイス上で実行、検証します。入力は、デバイスの FPGA 部分に生成されたビットストリームです。出力は、ターゲット FPGA で実行している、シミュレートおよび検証した設計です。ワークフローの詳細については、FPGA および SoC ハードウェアをターゲットにする方法の概要を参照してください。

Run and Verify IP Core on Target Hardware Workflow

オブジェクト

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ターゲットの接続

`fpga`	MATLAB からターゲットの FPGA または SoC デバイスへのアクセス (R2020b 以降)
`hdlcoder.DUTPort`	オブジェクト配列として保存された、HDL Coder で生成された IP コアの DUT 端子 (R2020b 以降)
`xilinxsoc`	Xilinx SoC ボード上のプロセッサへの接続 (R2022a 以降)
`intelsoc`	Connection to processor on Intel SoC board (R2022a 以降)

関数

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ターゲットの接続インターフェイス

`addAXI4SlaveInterface`	AXI4 または AXI4-Lite インターフェイスを使用して、データを IP コアに書き込むか、データを IP コアから読み取る (R2020b 以降)
`addAXI4StreamInterface`	AXI4-Stream インターフェイスを使用して、データを IP コアに書き込むか、データを IP コアから読み取る (R2020b 以降)
`addMemoryInterface`	Access memory regions on your FPGA or SoC hardware (R2023a 以降)
`mapPort`	HDL IP コアの DUT 端子を指定した AXI4 インターフェイスにマッピングする (R2020b 以降)
`writePort`	MATLAB から DUT 端子にデータを書き込む (R2020b 以降)
`readPort`	出力データを読み取って端子のデータ型と次元とともに返す (R2020b 以降)
`writeMemory`	Write data to memory regions on FPGA or SoC hardware (R2023a 以降)
`readMemory`	Read data from memory regions on FPGA or SoC hardware (R2023a 以降)
`release`	fpga オブジェクトに関連付けられているハードウェアリソースの解放 (R2020b 以降)
`system`	Run command in Linux shell on SoC board (R2022a 以降)
`getFile`	SoC ボードからホストコンピューターにファイルを転送 (R2022a 以降)
`putFile`	Transfer file from host computer to SoC board (R2022a 以降)
`deleteFile`	SoC ボードでファイルを削除する (R2022a 以降)
`dir`	SoC ボードのディレクトリの内容をリスト (R2022a 以降)
`programFPGA`	SoC ボード上のプロセッサで FPGA をプログラムして対応するデバイスツリーを設定する (R2022a 以降)

トピック

ターゲット FPGA ボードまたは SoC デバイスのプログラム
ターゲット Intel または Xilinx ハードウェアをプログラムする方法。
HDL IP コアを調査して迅速にプロトタイプを作成するためのホストインターフェイススクリプトの生成
ホストインターフェイススクリプトを生成して HDL IP コアと通信し、ラピッドプロトタイピングを実行する。
Create Host Interface Script to Control and Rapidly Prototype HDL IP Core
Create and author a host interface script by configuring interfaces and port mapping information to control HDL IP core.
HDL Coder で生成された IP コアの JTAG AXI Manager を使用した制御
この例では、リファレンス設計への HDL Verifier™ AXI Manager IP の自動挿入を指定する方法を示します。
Inspect the Written Values of AXI4 Slave Registers by Using the Readback Methods
This example describes the different techniques to read the AXI4 slave input registers in your design. It shows the process of how to enable readback on AXI4 slave input registers and read the values of AXI4 slave input registers for your design.
FPGA Data Capture を使用した IP コアのデバッグ
この例では、HDL Coder™ で生成する IP コアを FPGA Data Capture のみを使用してデバッグする方法と AXI Manager および FPGA Data Capture の両方を一緒に使用してデバッグする方法を示します。
HDL Coder によるテストポイント信号のモデル化およびデバッグ
モデル内の信号にテストポイントを追加し、生成された HDL コードで、それらの信号をデバッグする方法を示す例。