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IP コアの実行と検証
IP コア設計から生成されたビットストリームをターゲット FPGA デバイス上で実行、検証します。入力は、デバイスの FPGA 部分に生成されたビットストリームです。出力は、ターゲット FPGA で実行している、シミュレートおよび検証した設計です。ワークフローの詳細については、FPGA および SoC ハードウェアをターゲットにする方法の概要を参照してください。
オブジェクト
関数
トピック
- ターゲット FPGA ボードまたは SoC デバイスのプログラム
ターゲット Intel または Xilinx ハードウェアをプログラムする方法。
- Choose a Method to Interact with IP Cores on Target Hardware
Choose a software interface method to interact with IP cores running on target hardware.
- FPGA I/O ホスト インターフェイス スクリプトの生成と管理
ホスト インターフェイス スクリプトがどのようなものであるかを示し、ホスト インターフェイス スクリプトを生成して管理する方法を説明する。
- Use FPGA I/O to Rapidly Prototype HDL IP Core
Create and author a host interface script by configuring interfaces and port mapping information to control HDL IP core.
- HDL Coder で生成された IP コアの JTAG AXI Manager を使用した制御
この例では、リファレンス設計への HDL Verifier™ AXI Manager IP の自動挿入を指定する方法を示します。
- Debug AXI4 Slave Registers using Readback in Generated IP Cores
This example describes the different techniques to read the AXI4 slave input registers in your design. It shows the process of how to enable readback on AXI4 slave input registers and read the values of AXI4 slave input registers for your design.
- FPGA Data Capture を使用した IP コアのデバッグ
この例では、HDL Coder™ で生成する IP コアを FPGA Data Capture のみを使用してデバッグする方法と AXI Manager および FPGA Data Capture の両方を一緒に使用してデバッグする方法を示します。
- HDL Coder によるテスト ポイント信号のモデル化およびデバッグ
モデル内の信号にテスト ポイントを追加し、生成された HDL コードで、それらの信号をデバッグする方法を示す例。