Main Content

このページの翻訳は最新ではありません。ここをクリックして、英語の最新版を参照してください。

addAXI4StreamInterface

AXI4-Stream インターフェイスを使用して、データを IP コアに書き込むか、データを IP コアから読み取る

R2020b 以降

ページ内をすべて折りたたむ

構文

addAXI4StreamInterface(hFPGA)
addAXI4StreamInterface(hFPGA, Name,Value)

説明

例

addAXI4StreamInterface(hFPGA) は、AXI4-Stream インターフェイスを追加します。このインターフェイスを使用して、MATLAB® から HDL Coder™ で生成された IP コアで AXI4-Stream インターフェイスにマッピングされた DUT 端子を制御できます。

例

addAXI4StreamInterface(hFPGA, Name,Value) は、AXI4-Stream インターフェイスを追加します。このインターフェイスを使用して、MATLAB から HDL Coder で生成された IP コアで AXI4-Stream インターフェイスにマッピングされた DUT 端子を制御できます。この場合は、1 つ以上のプロパティを名前と値のペアの引数として指定します。それぞれのプロパティと値のペアは一重引用符で囲みます。

例

すべて折りたたむ

Xilinx® ターゲット用に生成された HDL IP コアを制御する AXI4-Stream インターフェイスを追加します。

Xilinx ターゲット用のターゲット オブジェクト hFPGA を作成します。

hFPGA = fpga("Xilinx")
hFPGA = 

  fpga with properties:

       Vendor: "Xilinx"
   Interfaces: [0x0 fpgaio.interface.InterfaceBase]

関数 addAXI4StreamInterface を使用して、AXI4-Stream インターフェイスを hFPGA オブジェクトに追加します。

addAXI4StreamInterface(hFPGA, ...
    ... % Interface properties
    "InterfaceID", "AXI4-Stream", ...
    "WriteEnable", true, ...
    "ReadEnable", true, ...
    "WriteFrameLength", 1024, ...
    "ReadFrameLength", 1024, ...
    ... % Driver properties
    "WriteDeviceName", "mwipcore0:mm2s0", ...
    "ReadDeviceName", "mwipcore0:s2mm0",...
    "WriteDataWidth", 32, ...
    "ReadDataWidth", 32);

インターフェイスを追加した後に、関数 mapPort を使用して端子をそのインターフェイスにマッピングし、データの読み取りおよび書き込みを行います。AXI4-Stream インターフェイスへの HDL IP コアの DUT 端子のマッピングを参照してください。

書き込みチャネルのみをもつ、Xilinx ターゲット用の AXI4-Stream インターフェイスを追加します。

Xilinx ターゲット用のターゲット オブジェクト hFPGA を作成します。

hFPGA = fpga("Xilinx")
hFPGA = 

  fpga with properties:

       Vendor: "Xilinx"
   Interfaces: [0x0 fpgaio.interface.InterfaceBase]

関数 addAXI4StreamInterface を使用して、AXI4-Stream インターフェイスを hFPGA オブジェクトに追加します。ReadEnable を false に設定します。

addAXI4StreamInterface(hFPGA, ...
    ... % Interface properties
    "InterfaceID", "AXI4-Stream", ...
    "ReadEnable", false, ...
    "WriteFrameLength", 1024, ...
    ... % Driver properties
    "WriteDeviceName", "mwipcore0:mm2s0");

インターフェイスを追加した後に、関数 mapPort を使用して端子をそのインターフェイスにマッピングし、データの読み取りおよび書き込みを行います。AXI4-Stream インターフェイスへの HDL IP コアの DUT 端子のマッピングを参照してください。

入力引数

すべて折りたたむ

ターゲット ベンダーの fpga オブジェクト。fpga オブジェクトとして指定します。

名前と値の引数

オプションの引数ペアを Name1=Value1,...,NameN=ValueN で指定します。Name は引数名で、Value は対応する値です。名前と値の引数は他の引数より後に配置する必要がありますが、ペアの順序は重要ではありません。

R2021a より前では、名前と値をそれぞれコンマを使って区切り、Name を引用符で囲みます。

例: addAXI4StreamInterface(hFPGA, "InterfaceID", "AXI4-Stream") は、InterfaceID を AXI4-Stream として指定して AXI4-Stream インターフェイスを作成します。

DUT 端子のマッピング先にする AXI4-Stream インターフェイスの名前。string として指定します。

書き込みチャネルのイネーブル信号。true または false として指定します。既定では、WriteEnable は true であり、IP コア上の AXI4-Stream インターフェイスのスレーブ チャネルにデータを書き込むことができます。

読み取りチャネルのイネーブル信号。true または false として指定します。既定では、ReadEnable は true であり、IP コア上の AXI4-Stream インターフェイスのマスター チャネルからデータを読み取ることができます。

書き込み先にする IIO コア デバイスの名前とパス。string として指定します。IP Core Generation ワークフローを使用して IP コアを生成した場合、既定の名前は mwipcore0:mmw2s0 です。

読み取り元にする IIO デバイスの名前とパス。IP Core Generation ワークフローを使用して IP コアを生成した場合、既定の名前は mwipcore0:s2mm0 です。

IIO デバイスに書き込むデータ ベクトルのサイズ。スカラーとして指定します。このパラメーターを使用して、各 DMA 転送で書き込まれるサンプル数を決定します。

IIO デバイスから読み取るデータ ベクトルのサイズ。スカラーとして指定します。このパラメーターを使用して、各 DMA 転送で読み取られるサンプル数を決定します。

AXI4-Stream 書き込みの最大タイムアウト。スカラーとして指定します。

AXI4-Stream 読み取りの最大タイムアウト。スカラーとして指定します。

書き込みチャネルのデータ幅。整数として指定します。

例: 'WriteDataWidth',32 は、32 ビットの書き込みチャネルのデータ幅を指定します。

読み取りチャネルのデータ幅。整数として指定します。

例: 'ReadDataWidth',32 は、32 ビットの読み取りチャネルのデータ幅を指定します。

バージョン履歴

R2020b で導入

参考

オブジェクト

関数

トピック