展開用モデルの準備

FPGA に展開するモデルまたは MATLAB^® 関数の準備

FPGA に展開するモデルまたは MATLAB 関数を準備します。入力は、Simulink^® モデルまたは MATLAB 関数、および選択したハードウェアプラットフォームです。出力は、スタンドアロン FPGA の展開専用に設計された分割モデル、SoC デバイスに搭載されている FPGA、または Simulink Real-Time™ ターゲットマシン上の FPGA I/O ボードです。

ワークフローの詳細については、Targeting FPGA & SoC Hardware Overviewを参照してください。

Prepare Model for Deployment Workflow

トピック

AXI4 スレーブインターフェイスの生成のための設計のモデル化
スカラー端子、ベクトル端子、バスデータ型の AXI4 または AXI4-Lite インターフェイス用のモデルの設計および値の読み戻し方法。
Map Bus Data types to AXI4 Slave Interfaces
This example shows how to map bus data types to an AXI4 slave interface, generate an HDL IP core with a AXI4 Master interface, perform matrix multiplication in HDL IP core, and write the output result to DDR memory.
AXI4-Stream インターフェイス生成向けのモデル設計
AXI4-Stream ベクトルまたはスカラーインターフェイス生成向けのモデルの設計法
AXI4-Stream Video インターフェイス生成向けのモデル設計
AXI4-Stream Video インターフェイスをもつ IP コア生成のためのモデルの設計法。
AXI4 Master インターフェイスを生成するためのモデル設計
AXI4 Master プロトコルの説明および AXI4-Master インターフェイスを備えた IP コアの生成用にモデルを設計する方法の説明。
Save Target Hardware Settings in Model
This example shows how to save your target hardware settings in a Simulink® model.

注目の例

Deploy a Frame-Based Model with AXI4-Stream Interfaces

Leverage the frame to sample optimization from HDL Coder™ to generate a sample-based IP core with AXI4-Stream interfaces from a frame-based Simulink® model. The generated IP core can then be deployed to hardware and verified using live streaming data from MATLAB®.

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Zynq ワークフローでの AXI-Stream インターフェイスを使用したモデルの展開

AXI4-Stream インターフェイスを使用して、Zynq^® ハードウェアのプロセッサと FPGA の間の高速データ転送を可能にする。

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Zynq ワークフローでの AXI4-Stream Video インターフェイスを使用したモデルの展開

この例では、生成された HDL IP コアでの高速ビデオストリーミングを可能にする AXI4-Stream Video インターフェイスの使用方法を説明します。

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Perform Matrix Operation Using External Memory

Generate an HDL IP core with AXI4 Master interface, perform matrix multiplication in HDL IP core, and write output result to DDR memory.

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