展開用モデルの準備

FPGA に展開するモデルまたは MATLAB^® 関数の準備

FPGA に展開するモデルまたは MATLAB 関数を準備します。入力は、Simulink^® モデルまたは MATLAB 関数、および選択したハードウェアプラットフォームです。出力は、スタンドアロン FPGA の展開専用に設計された分割モデル、SoC デバイスに搭載されている FPGA、または Simulink Real-Time™ ターゲットマシン上の FPGA I/O ボードです。

ワークフローの詳細については、FPGA および SoC ハードウェアをターゲットにする方法の概要を参照してください。

Prepare Model for Deployment Workflow

トピック

AXI4 スレーブインターフェイスの生成のための設計のモデル化
スカラー端子、ベクトル端子、バスデータ型の AXI4 または AXI4-Lite インターフェイス用のモデルの設計および値の読み戻し方法。
Map Bus Data Types to AXI4 Slave Interfaces
This example shows how to map bus data types to an AXI4 slave interface, generate an HDL IP core with a AXI4 Master interface, perform matrix multiplication in an HDL IP core, and write the output result to DDR memory. In this example, you:
AXI4-Stream インターフェイス生成向けのモデル設計
AXI4-Stream ベクトルまたはスカラーインターフェイス生成向けのモデルの設計法
AXI4-Stream Video インターフェイス生成向けのモデル設計
AXI4-Stream Video インターフェイスをもつ IP コア生成のためのモデルの設計法。
AXI4 Master インターフェイスを生成するためのモデル設計
AXI4 Master プロトコルの説明および AXI4-Master インターフェイスを備えた IP コアの生成用にモデルを設計する方法の説明。
Model Design for Frame-Based IP Core Generation
How to design your model to use the frame-to-sample optimization for IP core generation.
Save Target Hardware Settings in Model
This example shows how to save your target hardware settings in a Simulink® model.

注目の例

Deploy a Frame-Based Model with AXI4-Stream Interfaces

Leverage the frame to sample optimization from HDL Coder™ to generate a sample-based IP core with AXI4-Stream interfaces from a frame-based Simulink® model. The generated IP core can then be deployed to hardware and verified using live streaming data from MATLAB®.

ライブスクリプトを開く

Offload Large Delays from Frame-Based Models to External Memory

Map large delays to external memory when generating an IP core from a frame-based algorithm.

ライブスクリプトを開く

Zynq ワークフローでの AXI-Stream インターフェイスを使用したモデルの展開

AXI4-Stream インターフェイスを使用して、Zynq^® ハードウェアのプロセッサと FPGA の間の高速データ転送を可能にする。

スクリプトを開く

Zynq ハードウェアでの AXI4-Stream Video インターフェイスを使用したモデルの展開

この例では、生成された HDL IP コアでの高速ビデオストリーミングを可能にする AXI4-Stream Video インターフェイスの使用方法を説明します。

ライブスクリプトを開く

Perform Matrix Operation Using External Memory

Generate an HDL IP core with AXI4 Master interface, perform matrix multiplication in HDL IP core, and write output result to DDR memory.

スクリプトを開く

Deploy Frame-Based Models with AXI4-Stream Video Interfaces in Zynq-Based Hardware

You can use the HDL Coder™ frame-to-sample optimization to design and deploy frame-based algorithms that use AXI4-Stream Video interfaces to enable high-speed video streaming.

ライブスクリプトを開く

新規

Use Clock Domain Crossing to Run DUT Algorithm and AXI4-Lite Interface at Different Frequencies

Use clock domain crossing to run DUT algorithm and AXI4-Lite interface at different clock frequencies.

R2024a 以降

ライブスクリプトを開く