Zynq ワークフローでの AXI-Stream インターフェイスを使用したモデルの展開

この例では次を使用します。

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この例では、Zynq® ハードウェアのプロセッサと FPGA の間の高速データ転送を可能にする AXI4-Stream インターフェイスの使用方法を説明します。

はじめる前に

この例を実行するには、次のソフトウェアとハードウェアをインストールして設定していなければなりません。

HDL の言語サポートおよびサポートされるサードパーティ製ツールとハードウェアにリストされている、サポートされているバージョンの Xilinx Vivado® Design Suite
ZedBoard (ZedBoard を設定するには、Xilinx Zynq プラットフォームをターゲットにする方法の概要の例の「Zynq ハードウェアとツールの設定」セクションを参照)

はじめに

以下の例では、次のような操作方法を説明します。

簡易ストリーミングプロトコルを使用したストリーミングアルゴリズムのモデル化。
AXI4-Stream インターフェイスを使用した HDL IP コアの生成。
DMA コントローラーを使用した Zedboard リファレンス設計への生成された IP コアの統合。
AXI4-Stream ドライバーブロックを使用した ARM プロセッサで実行する C コードの生成。

上記の図は、Zynq プラットフォームでのプロセッサと FPGA ファブリックの間のストリーミングデータ転送を示すアーキテクチャの概要図です。通常、AXI4-Stream インターフェイスは、プロセッサから FPGA に大規模なデータのチャンクを転送するために、直接メモリアクセス (DMA) コントローラーと共に使用されます。データは通常、ソフトウェアでベクトルデータとして表されます。DMA コントローラーは、メモリからベクトルデータを読み取り、それを AXI4-Stream インターフェイスを介して FPGA IP にストリーミングします。ストリーミングプロセスは、サンプルあたり 1 つのデータ要素を送信します。これは、FPGA IP のストリーミングアルゴリズムのデータパスがスカラーデータ型を使用していることを意味します。

FPGA IP には、制御信号またはパラメーター調整のために AXI4-Lite インターフェイスを含めることもできます。AXI4-Lite インターフェイスと比べて、AXI4-Stream インターフェイスは、データをより高速に転送するため、アルゴリズムのデータパスにより適しています。

プロセッサへの接続以外に、AXI4-Stream インターフェイスをもつ FPGA IP を AXI4-Stream インターフェイスをもつその他の IP にも接続して、FPGA 内部のデータを転送することができます。

簡易ストリーミングプロトコルを使用するストリーミングアルゴリズムのモデル化

Zynq ハードウェアで単純な対称 FIR フィルターを展開するには、そのフィルターを FPGA に実装します。ARM プロセッサはソースデータを生成し、AXI4-Stream インターフェイスを介してそれを FPGA にストリーミングします。

sfir_fixed モデルを考えます。

open_system('sfir_fixed')
set_param('sfir_fixed', 'SimulationCommand', 'Update')

このモデルのデータパス (x_in から y_out まで) は、スカラーの入力データを処理していることに注意してください。これは、ストリーミングインターフェイスに適しています。

ソフトウェアからフィルターアルゴリズムへのデータ転送を有効にするために、データパス端子を AXI4-Stream インターフェイスにマッピングする必要があります。AXI4-Stream インターフェイスにはデータ (Data) に加え、データ有効 (Valid)、バックプレッシャー (Ready)、データの境界 (TLAST) などの制御信号が含まれます。

AXI4-Stream IP コア生成機能では、少なくとも Data 信号と Valid 信号を DUT でモデル化する必要があります。Data 信号は、インターフェイスを超えて送信するプライマリペイロードです。Valid 信号は、Data 信号が有効であることを示します。その他の制御信号はオプションです。

メモ: IP コアを生成するには、"Data" と "Valid" は簡易ストリーミングプロトコルに従います。完全な AXI4-Stream プロトコルをモデル化する必要はありません。HDL Coder は、簡易ストリーミングプロトコルを完全な AXI4-Stream プロトコルに変換するために、HDL IP コアのストリーミングインターフェイスモジュールを自動的に生成します。以下の図に示すように、プロトコルでは、"Data" 信号が有効なときには常に、"Valid" 信号もアサートされなければなりません。

sfir_fixed アルゴリズムを簡易ストリーミングプロトコルにマッピングするために、"Valid" 信号を追加する必要があります。"Valid" 信号をモデルに追加するには、次のモデリングパターンを使用します。

アルゴリズムサブシステムを Enabled Subsystem に変換します。
入力制御端子 Valid_In と出力制御端子 Valid_Out を追加します。
Valid_In を使用して、アルゴリズムサブシステムのイネーブル端子と Valid_Out を駆動します。

このパターンでは、入力ストリーミングチャネルと出力ストリーミングチャネルの両方が、簡易ストリーミングプロトコルに従います。

モデル例を開きます。

open_system('hdlcoder_sfir_fixed_stream');

サブシステム DUT は、FPGA ファブリックをターゲットにするハードウェアサブシステムです。このサブシステム内で、symmetric_fir サブシステムはフィルターアルゴリズムを表します。入力端子 x_in_data と x_in_valid および出力端子 y_out_data と y_out_valid は、フィルターのデータパス端子です。h_in1 などのその他の入力端子は、フィルターパラメーターを調整する制御端子です。

モデルは、簡易ストリーミングプロトコルのモデリングパターンに従います。symmetric_fir サブシステムは、Enabled Subsystem です。入力制御信号 x_in_valid は symmetric_fir サブシステムのイネーブル端子を制御し、出力制御信号 y_out_valid の駆動も行います。

AXI4-Stream IP コアの生成を使用すると、他のストリーミング制御信号をオプションでモデル化できます。たとえば、バックプレッシャー信号 Ready をモデル化できます。AXI4-Stream インターフェイスはマスター/スレーブモードで通信します。このモードでは、マスターデバイスがデータをスレーブデバイスに送信します。Ready 信号は、スレーブデバイスからマスターデバイスへの、スレーブデバイスが新しいデータを受け入れるかどうかを示すバックプレッシャー信号です。次の図に示すように、スレーブデバイスが新しいデータを受け入れることができるときに "Ready" 信号がアサートされます。スレーブデバイスが新しいデータを受け入れられなくなったときに、Ready 信号をデアサートする必要があります。マスターデバイスが Ready 信号のデアサートを認識した時点から最大 1 サンプル後にデータ転送が停止されます。この 1 サンプルの許容は、プロトコルに組み込まれます。

メモ: 次の図は、簡易ストリーミングプロトコルに従った "Data" 信号、"Valid" 信号、"Ready" 信号の間の関係を示しています。IP Core Generation ワークフローを実行すると、コードジェネレーターによってストリーミングインターフェイスモジュールが HDL IP コアで追加され、それにより簡易プロトコルが完全なストリーミングプロトコルに変換されます。

FIFO ブロックを使用して着信ストリーミングデータのフレームを収集するときに、"Ready" 信号を使用できます。このデータは次にアルゴリズムで処理されます。データ処理中は、Ready 信号をデアサートしてデータがさらに着信しないようにします。

AXI4-Stream インターフェイスを使用した HDL IP コアの生成

次に、HDL ワークフローアドバイザーを起動し、Zynq ハードウェアソフトウェア協調設計ワークフローを使用して、この設計を Zynq ハードウェアに展開します。詳しい手順については、Xilinx Zynq プラットフォームをターゲットにする方法の概要の例を参照してください。

1. MATLAB コマンドウィンドウで次のコマンドを使用して Xilinx Vivado 合成ツールパスを設定します。コマンドを実行するときに独自の Vivado インストールパスを使用します。

  hdlsetuptoolpath('ToolName', 'Xilinx Vivado', 'ToolPath', 'C:\Xilinx\Vivado\2019.1\bin\vivado.bat')

2.DUT サブシステム hdlcoder_sfir_fixed_stream/DUT から HDL ワークフローアドバイザーを起動します。このモデル例では、ターゲットインターフェイスの設定は既に保存されているため、タスク 1.1 と 1.2 の設定は自動的に読み込まれます。モデルのターゲットインターフェイス設定の保存の詳細については、Save Target Hardware Settings in Modelの例を参照してください。

タスク 1.1 では、[ターゲットワークフロー] については [IP Core Generation] が選択され、[ターゲットプラットフォーム] については [Zedboard] が選択されます。タスク 1.2 では、[リファレンス設計] については [Default system with AXI4-Stream interface] が選択され、次の図に示すように [ターゲットプラットフォームインターフェイステーブル] が読み込まれます。データパス端子 x_in_data、x_in_valid、y_out_data、および y_out_valid は AXI4-Stream インターフェイスにマッピングされ、h_in1 などの制御パラメーター端子は AXI4-Lite インターフェイスにマッピングされます。

AXI4-Stream インターフェイスはマスター/スレーブモードで通信します。このモードでは、マスターデバイスがデータをスレーブデバイスに送信します。したがって、データ端子が入力端子である場合、これを AXI4-Stream スレーブ インターフェイスに割り当て、データ端子が出力端子である場合、これを AXI4-Stream マスター インターフェイスに割り当てます。

3.タスク 3.2 [RTL コードと IP コアの生成] を右クリックして、[選択したタスクまで実行] を選択し、IP コアを生成します。生成された IP コアレポート内の IP コアについては、レジスタアドレスマッピングおよびその他のドキュメントを参照してください。

AXI4-Stream 互換のリファレンス設計への IP の統合

次に、HDL ワークフローアドバイザーで、[組み込みシステムの統合] タスクを実行して、生成された HDL IP コアを Zynq ハードウェアに展開します。

1. タスク 4.1 [プロジェクトを作成] を実行します。このタスクでは、生成された IP コアが [Default system with AXI4-Stream interface] リファレンス設計に挿入されます。このリファレンス設計には、FPGA ファブリックデータストリーミングへのプロセッサを処理するための Xilinx AXI DMA IP が含まれます。最初の図に示すように、または IP コアレポートでは、データは ARM プロセッシングシステムから、DMA コントローラーと AXI4-Stream インターフェイスを介して、生成された HDL FIR フィルター IP コアに送信されます。次に、フィルター IP コアの出力はプロセッシングシステムに送り返されます。

2.必要に応じて、[結果] ペインのリンクをクリックして、生成された Vivado プロジェクトを開きます。Vivado ツールで、[Open Block Design] をクリックして Zynq 設計図を表示します。これには、生成された HDL IP コア、AXI DMA コントローラーおよびプロセッサが含まれます。

3.HDL ワークフローアドバイザーで、残りのタスクを実行してソフトウェアインターフェイスモデルを生成し、FPGA ビットストリームを作成およびダウンロードします。

AXI4-Stream ドライバーブロックを使用した ARM 実行可能ファイルの生成

次の図に示すように、ソフトウェアインターフェイスモデルはタスク 4.2 [ソフトウェアインターフェイスモデルを生成] で生成されます。

ソフトウェアインターフェイスモデルで AXI4-Lite ドライバーは自動的に生成されますが、AXI4-Stream ドライバーブロックは自動的に生成できません。その理由は、AXI4-Stream ドライバーブロックは、ソフトウェア側ではベクトル端子に接続されると想定されますが、x_in_data DUT 端子はスカラー端子であるためです。

1. ソフトウェアインターフェイスモデルからコードを生成する前に、次を実行します。

a. [Simulink ライブラリブラウザー]、[Embedded Coder Support Package for Xilinx Zynq Platform] ライブラリから AXI4-Stream IIO Read ドライバーブロックと AXI4-Stream IIO Write ドライバーブロックを追加します。

b. ベクトルデータソースを使用して x_in_data 端子を駆動します。

c. x_in_data 端子をドライバーブロックに接続します。

d. AXI4-Stream IIO Write ブロックをダブルクリックして [タイムアウト] を [inf] ではなく [0] に設定します。これを以下に示します。

e. AXI4-Stream IIO Write ブロックの優先順位を 1 に設定して、読み取りの前に書き込みが発生するようにします。優先順位を設定するには、ブロックを右クリックしてプロパティを開き、優先順位を 1 に設定します。これを以下に示します。

f. AXI4-Stream IIO Read ブロックをダブルクリックして、[フレームサイズ] を [100]、[サンプル時間] を [Ts]、[タイムアウト] を [10] に設定します。これを以下に示します。

g. AXI4-Stream IIO Read ブロックの優先順位を設定する必要はありません。Write ブロックの優先順位を 1 に設定するだけで、書き込みが読み取りの前に発生することになります。

この例では、更新されたソフトウェアインターフェイスモデル hdlcoder_sfir_fixed_stream_sw が提供されます。このモデルでは 100 個のデータ要素をもつベクトルデータソースが使用され、AXI4-Stream DMA ドライバーブロックに接続されます。これは、プロセッサのサンプル時間ごとに、DMA コントローラーは、AXI4-Stream インターフェイスを介して HDL IP コアに対して 100 個の 32 ビットデータサンプルをストリーミングし、100 個の 32 ビットストリーミングデータサンプルを受信することを意味します。

2.エクスターナルモードのソフトウェアインターフェイスモデルを構成してビルドします。

a. 生成されたモデルで、[ハードウェア] ペインをクリックして [ハードウェア設定] に移動し、[コンフィギュレーションパラメーター] ダイアログボックスを開きます。

b. [ソルバー] を選択して [終了時間] を [inf] に設定します。

c. [ハードウェア] ペインから [監視と調整] ボタンをクリックします。

d. モデルツールストリップで [実行] ボタンをクリックします。Embedded Coder は、モデルを構築し、ARM 実行可能ファイルを ZedBoard ハードウェアにダウンロードして、これを実行し、モデルを ZedBoard ハードウェアで実行しているこの実行可能ファイルに接続します。

3.これで、設計のハードウェア部分とソフトウェア部分が Zynq ハードウェアで実行されます。ARM プロセッサは、DMA コントローラーと AXI4-Stream インターフェイスを介してソースデータを FPGA IP に送信します。ARM プロセッサは、FPGA IP からフィルター結果データを受信し、エクスターナルモードを介して結果データを Simulink に送信します。時間スコープ y_out で、Zynq ハードウェアからの FIR フィルター IP コアの出力を確認します。

4.ソフトウェアインターフェイスモデルの FIR フィルターパラメーターを調整して、パラメーターの調整に従って FIR フィルターの出力がどのように変化するかを観察します。パラメーター値は、エクスターナルモードと AXI4-Lite インターフェイスを介して Zynq ハードウェアに送信されます。