スタンドアロン FPGA デバイス向けの IP コアの生成ワークフロー

サポートされている Xilinx^® または Altera^® FPGA デバイス向けに再利用可能な HDL IP コアを生成できます。このワークフローでは、ターゲットインターフェイス構成および指定するコーダー設定が表示される IP コアレポートが生成されます。カスタム IP コアの生成を参照してください。

オプションで独自のカスタムリファレンス設計を作成して、生成された IP コアをリファレンス設計に統合できます。このワークフローには Embedded Coder^® ソフトウェアは必要ありません。プロセッサ上で実行される組み込みコードを生成する必要がないためです。これは、ワークフローに [ソフトウェアインターフェイスを生成] タスクがあっても、ソフトウェアインターフェイスモデルを生成できないことを意味します。

HDL Verifier™ がインストールされている場合、[ターゲットのリファレンス設計を設定] タスクで、[Insert AXI Manager (HDL Verifier required)] をホストマシンとターゲットボードの間の通信を行うインターフェイスに基づいて [JTAG] または [Ethernet] に設定します。[Ethernet] の場合、[ボード IP アドレス] パラメーターを使用してターゲットボードの IP アドレスを指定します。

メモ

既定では、[Ethernet] オプションは Artix^®-7 35T Arty ボード、Kintex^®-7 KC705 ボード、および Virtex^®-7 VC707 ボードでのみ使用できます。このオプションをイーサネット物理レイヤー (PHY) を備えた他の Xilinx ボードで有効にするには、HDL ワークフローアドバイザーツールを起動する前に、addEthernetMACInterface メソッドを使用して plugin_board ファイルに手動でイーサネットメディアアクセスコントローラー (MAC) ハブ IP を追加します。

AXI Manager を使用して、HDL IP コア機能のプロトタイプを迅速に作成し、テストするために、[ソフトウェアインターフェイスを生成] タスクで、ホストインターフェイスモデル、ホストインターフェイススクリプト、またはその両方を生成できます。FPGA I/O ホストインターフェイススクリプトの生成と管理を参照してください。

メモ

ホストインターフェイスモデルを生成するには、[ターゲットインターフェイスを設定] タスクで、取得する各 DUT 信号を [AXI4] または [AXI4-Lite] インターフェイスにマッピングする必要があります。

FPGA ボードのワークフローには、以下の機能があります。

[ターゲットのリファレンス設計を設定] タスク。リファレンス設計、そのツールのバージョン、指定するパラメーターが事前設定されます。
[ターゲットインターフェイスを設定] タスク。DUT ポートをターゲットプラットフォーム上のインターフェイスにマッピングします。
[ターゲット周波数を設定] タスク。その周波数をもつクロック信号を生成するリファレンス設計のクロックモジュールを変更するために、[ターゲット周波数 (MHz)] を指定します。
[RTL コードと IP コアの生成] タスク。再利用可能で、共有可能な IP コアを生成します。IP コアは、RTL コード、C ヘッダーファイルおよび IP コア定義ファイルをパッケージ化します。
[プロジェクトを作成] タスク。IP コアを事前定義されたリファレンス設計に統合するためのプロジェクトを作成します。

オプションの AXI4 または AXI4-Lite インターフェイスをもつ IP コアを生成できます。

AXI4 インターフェイスをもつ FPGA リファレンス設計をターゲットにする

次の図は、HDL Coder™ が AXI4 インターフェイスをもつ IP コアを生成する方法および IP コアを FPGA リファレンス設計に統合する方法を示しています。ボードおよびリファレンス設計の登録システムを参照してください。

HDL Coder を使用して、生成した AXI4-Lite インターフェイスを以下の AXI4 または AXI4-Lite マスターデバイスをもつ IP コアに接続します。

MicroBlaze プロセッサ。
Nios II プロセッサ。
外部プロセッサに接続する PCIe エンドポイント。
JTAG Master。

HDL IP コアを MicroBlaze などのプロセッサに接続する場合、プロセッサ上で実行するには手書きの C コードを統合しなければなりません。生成された IP コアレポートは、レジスタアドレスのマッピング情報を表示します。IP コアのレジスタスペースでレジスタオフセットを検出するには、このマッピング情報を使用します。各レジスタのメモリアドレスを取得するには、リファレンス設計で指定するベースアドレスにレジスタオフセットを追加します。生成された IP コアフォルダーの C ヘッダーファイルにあるレジスタオフセットを検出することもできます。

AXI4 インターフェイスのない FPGA リファレンス設計をターゲットにする

リファレンス設計定義関数で、AXI4 スレーブインターフェイスのない独自のカスタムリファレンス設計を作成できます。addAXI4SlaveInterfaceも参照してください。

カスタムリファレンス設計を作成するときに、スタンドアロン FPGA ボードをターゲットにする場合、hdlcoder.ReferenceDesign クラスの EmbeddedCoderSupportPackage メソッドを使用します。

hRD.EmbeddedCoderSupportPackage = ... 
                hdlcoder.EmbeddedCoderSupportPackage.None;

EmbeddedCoderSupportPackageを参照してください。

ボードのサポート

HDL Coder は、[IP Core Generation] ワークフローで次の FPGA ボードをサポートします。

Xilinx Kintex-7 KC705 開発ボード
Arrow DECA MAX 10 FPGA 評価キット

これらのボードを使用して、生成された IP コアを [default system] のリファレンス設計に統合できます。既定では、このリファレンス設計には AXI4 スレーブインターフェイスはありません。オプションで、リファレンス設計定義関数にインターフェイスを追加できます。

制限

IP Core Generation ワークフローは以下をサポートしません。

[クロックイネーブルを使用しない汎用 RAM] に設定されている [RAM アーキテクチャ]。
IP コアと AXI インターフェイスに異なるクロックを使用。IPCore_Clk および AXILite_ACLK は同期していて、同じクロックソースに接続されていなければなりません。IPCore_RESETN および AXILite_ARESETN は、同じリセットソースに接続されていなければなりません。グローバルリセット信号の IP コアクロック領域への同期を参照してください。