複数の AXI4-Stream および AXI4 Master インターフェイスを使用した HDL IP コアの生成

Simulink^® モデルで汎用の IP コアの生成ワークフローを実行したり、ユーザーが作成した独自のカスタムリファレンス設計をターゲットにする場合は、複数の AXI4-Stream インターフェイス、AXI4-Stream Video インターフェイス、または AXI4 Master インターフェイスを使用して HDL IP コアを生成できます。これらのインターフェイスの詳細については、ターゲットプラットフォームインターフェイスを参照してください。

複数の AXI4 インターフェイスを使用する理由

複数のストリーミングインターフェイスを使用して、次のような各種用途で高速データ転送を容易にすることができます。

A/D コンバーターと D/A コンバーター間でのデータの転送
複数のトランシーバーチャネルを処理するソフトウェア定義の無線アルゴリズム
イメージの注釈またはオブジェクトの検出を実行するビジョンアルゴリズム

汎用 IP コアの生成ワークフローでの複数の AXI4 インターフェイスの指定

複数の AXI4-Stream、AXI4-Stream Video、または AXI4 マスターチャネルを指定するには、次のようにします。

[ターゲットデバイスおよび合成ツールを設定] タスクで、[ターゲットワークフロー] として [IP Core Generation] を選択し、[ターゲットプラットフォーム] として [Generic Xilinx Platform] または [Generic Altera Platform] を選択します。このタスクを実行します。
複数のターゲットインターフェイスを追加するには、[ターゲットインターフェイスを設定] タスクで、[ターゲットプラットフォームインターフェイステーブル] の [ターゲットプラットフォームインターフェイス] セクションで、[さらに追加...] を選択します。
これで、[Add New Target Interfaces] ダイアログボックスでさらにインターフェイスを追加できます。追加するインターフェイスのタイプ、インターフェイスの数、追加した各インターフェイスのカスタム名を指定します。
設定を適用した後に、作成したインターフェイスが [ターゲットプラットフォームインターフェイステーブル] に表示されます。このタスクを実行した後、指定された追加のインターフェイスが AdditionalTargetInterfaces HDL ブロックプロパティとして DUT サブシステムに保存されます。

マップ済みのインターフェイスの削除や名前の変更など、既に DUT 端子にマッピングされている追加のインターフェイスを変更すると、前のインターフェイスマッピング情報が失われる可能性があります。次に、端子はインターフェイスへのマッピングが解除されて、[ターゲットプラットフォームインターフェイス] セクションには、[No interface specified] が表示されます。したがって、追加のターゲットインターフェイスに変更を加える場合は、DUT 端子が正しいターゲットインターフェイスにマッピングされていることを確認します。

カスタムリファレンス設計での複数の AXI4 インターフェイスの指定

ユーザー独自のカスタムリファレンス設計を作成する場合は、複数の AXI4-Stream インターフェイス、AXI4-Stream Video インターフェイス、および AXI4 Master インターフェイスを追加できます。追加するインターフェイスタイプに応じて、hdlcoder.ReferenceDesign クラスの addAXI4StreamInterface、addAXI4StreamVideoInterface、または addAXI4MasterInterface メソッドを使用して追加のインターフェイスを指定します。

さらにインターフェイスを追加するには、plugin_rd ファイルで、インターフェイスを追加するたびにインターフェイスメソッドを呼び出します。次の例は、2 つの AXI4-Stream インターフェイスを追加する方法を示しています。

function hRD = plugin_rd()
% Reference design definition

%   Copyright 2017-2019 The MathWorks, Inc.

% Construct reference design object
hRD = hdlcoder.ReferenceDesign('SynthesisTool', 'Xilinx Vivado');

hRD.ReferenceDesignName = 'Multiple Interface Reference Design';
hRD.BoardName = 'ZedBoard';

% Tool information
hRD.SupportedToolVersion = {'2019.1'}; 

% ...
% ...

% Add AXI4-Stream interface 1
hRD.addAXI4StreamInterface (...
    'MasterChannelEnable',      true, ...
    'SlaveChannelEnable',       true, ...
    'MasterChannelConnection',  'axi_dma_s2mm/S_AXIS_S2MM', ...
    'SlaveChannelConnection',   'axi_dma_mm2s/M_AXIS_MM2S', ...
    'MasterChannelDataWidth',   32, ...
    'SlaveChannelDataWidth',    32, ...
    'InterfaceID',              'AXI4-Stream1');

% Add AXI4-Stream interface 2
hRD.addAXI4StreamInterface (...
    'MasterChannelEnable',      true, ...
    'SlaveChannelEnable',       true, ...
    'MasterChannelConnection',  'ADC/S_AXIS_S2MM', ...
    'SlaveChannelConnection',   'DAC/M_AXIS_MM2S', ...
    'MasterChannelDataWidth',   32, ...
    'SlaveChannelDataWidth',    32, ...
    'InterfaceID',              'AXI4-Stream2');



% ...
% ...

IP Core Generation ワークフローを実行し、カスタムリファレンス設計 Multiple Interface Reference Design をターゲットにする場合は、[ターゲットインターフェイスを設定] タスクで、DUT 端子を AXI4-Stream1 マスターチャネルとスレーブチャネルおよび AXI4-Stream2 マスターチャネルとスレーブチャネルにマッピングできます。

メモ

ユーザー独自のカスタムリファレンス設計をターゲットにして、[ターゲットインターフェイスを設定] タスクで追加のインターフェイスを DUT 端子にマッピングすると、追加のインターフェイスは、AdditionalTargetInterfaces HDL ブロックプロパティとしてモデルに保存されません。代わりに、plugin_rd.m ファイルで追加のインターフェイスがカスタムリファレンス設計に保存されます。

また、リファレンス設計を動的にカスタマイズして、追加するインターフェイスの数とインターフェイスのプロパティを指定することもできます。

plugin_rd ファイルで、追加するインターフェイス数のリファレンス設計パラメーターを作成します。
追加するインターフェイス数のさまざまな選択肢をもつコールバック関数を作成して、plugin_rd ファイルで hdlcoder.ReferenceDesign クラスのCustomizeReferenceDesignFcn メソッドを使用して関数を参照します。

詳細については、リファレンス設計のパラメーターに基づいたリファレンス設計の動的なカスタマイズを参照してください。

複数のストリーミングインターフェイスでの Ready 信号のマッピング

単一のストリーミングチャネルを使用している場合、HDL Coder™ では Ready 信号と関連付けられたバックプレッシャーロジックが自動的に生成されます。

複数のストリーミングチャネルを使用する場合、HDL Coder ではバックプレッシャーロジックは自動的に生成されません。この場合、Ready 信号は生成されますが、入力時のマスター Ready 信号は無視され、出力時のスレーブ Ready 信号は High 値に結び付けられます。バックプレッシャーロジックがない場合、サンプルは破棄される場合があります。スレーブインターフェイスでバックプレッシャーを適用するか、マスターインターフェイスからバックプレッシャーに応答する設計が必要になる場合、追加のインターフェイスごとに Ready 信号をモデル化してから、そのインターフェイスの Ready 信号に端子をマッピングしなければなりません。モデル化しない場合、[ターゲットインターフェイスを設定] タスクでは、Ready 端子を必要とするインターフェイスの名前を示す警告が表示されます。設計でバックプレッシャーに適用および応答する必要がない場合は、警告を無視することができ、Ready 信号をモデル化する必要はありません。

複数の AXI4-Stream インターフェイスを使用しているときに、スレーブインターフェイスでバックプレッシャーを適用するか、マスターインターフェイスからバックプレッシャーに応答する設計が必要になる場合、追加のインターフェイスごとに Ready 信号をモデル化してから、そのインターフェイスの Ready 信号に端子をマッピングしなければなりません。単一のストリーミングチャネルでバックプレッシャーロジックを生成する方法および Ready 信号をモデル化する方法については、Ready 信号 (オプション)を参照してください。

制限

汎用 IP コアの生成ワークフローを実行する場合は、追加のインターフェイスごとにインターフェイスタイプとカスタムのインターフェイス ID を指定できます。データ幅などの他のインターフェイスプロパティはカスタマイズできないため、既定値を使用します。独自のカスタムリファレンス設計を作成する場合は、インターフェイス名とインターフェイスプロパティをカスタマイズできます。
[プロセッサ/FPGA 同期] は [フリーラン] でなければなりません。