Main Content

FPGA、ASIC、および SoC 開発

ワークフローの自動化 — アルゴリズムの開発からハードウェアの設計および検証まで

MATLAB® および Simulink® を使用して、FPGA、ASIC、および SoC デバイス上に展開するためのプロトタイプおよび量産アプリケーションを開発できます。MATLAB および Simulink を使用して、以下を行うことができます。

  • デジタル、アナログ、およびソフトウェアをともに高い抽象度でモデル化およびシミュレーションする。

  • 自動ガイダンスを用いて固定小数点に変換したり、任意のターゲット デバイスに対するネイティブ浮動小数点演算を生成したりする。

  • メモリ、バス、および I/O をモデル化してハードウェア アーキテクチャおよびソフトウェア アーキテクチャを解析する。

  • デジタル ロジックに実装するために、最適化され、可読性に優れた、トレース可能な VHDL® または Verilog® を生成する。

  • 組み込みプロセッサをターゲットとするプロセッサに最適化済みの C/C++ コードを生成する。

  • MATLAB または Simulink のテスト ベンチに接続された HDL シミュレーター、FPGA または SoC デバイスで実行されているアルゴリズムを検証する。

A four-stage workflow, with the following stages: modeling and simulation, code generation, verification, and deployment.

トピック

モデル化とシミュレーション

検証

  • Get Started with Simulink HDL Cosimulation (HDL Verifier)
    Set up an HDL Verifier™ application using the Cosimulation Wizard in the Simulink® environment.
  • FPGA-in-the-Loop Simulation (HDL Verifier)
    FPGA-in-the-loop (FIL) simulation provides the capability to use Simulink or MATLAB software for testing designs in real hardware for any existing HDL code. The HDL code can be either manually written or software generated from a model subsystem.
  • Data Capture Workflow (HDL Verifier)
    Capture signal data from a design running on an FPGA.
  • Access FPGA Memory Using JTAG-Based AXI Manager (HDL Verifier Support Package for Xilinx FPGA Boards)
    Use JTAG-based AXI manager to access the memories connected to the FPGA. In the FPGA, there is a Xilinx® DDR memory controller and BRAM controller exist for accessing the DDR memories and the BRAM, respectively. These memory controllers provide an AXI4 subordinate interface for write and read operations by other components in the FPGA. The JTAG-based AXI manager feature provides an AXI manager component that you can use to access any AXI subordinate IPs in the FPGA. This example demonstrates how to integrate AXI Manager IP into a Xilinx Vivado® project and how to write and read data from the DDR memory and the BRAM using MATLAB®. This example simulates the design using the Vivado simulator and then programs the FPGA and performs write and read operations from the MATLAB console.
  • UVM Component Generation Overview (HDL Verifier)
    Generate a Universal Verification Methodology (UVM) environment from a Simulink model.
  • Generate SystemVerilog DPI Component (HDL Verifier)
    Generate a DPI component from Simulink, and explore various configuration parameters.

コードの生成と展開