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FPGAインザループシミュレーション

FPGA インザループ シミュレーションとは何ですか?

概要

FPGA インザループ (FIL) シミュレーションSimulink®またはMATLAB®ソフトウェアを使用して、既存の HDL コードに対して実際のハードウェアでデザインをテストする機能が提供されます。HDL コードは手動で記述することも、モデル サブシステムからソフトウェアで生成することもできます。

FIL シミュレーションを実行するには、HDL コードが必要です。FIL ワークフローには 2 つあります。

  • 既存の HDL コード (FIL ウィザード) がある。

    メモ

    FIL ウィザードは、 HDL Coder™モデルから自動的に生成されたコードを含む、合成可能な HDL コードを使用します。

  • MATLABコードまたはSimulinkモデル、およびHDL Coderライセンス (HDL ワークフロー アドバイザー) を持っています。

    メモ

    ワークフロー アドバイザーで FIL を使用する場合、HDL Coder は読み込まれた設計から HDL コードを作成します。

どのワークフローを選択しても、FIL はブロックまたはSystem object™を作成するときに次のプロセスを実行します。

  • HDL コードを表す FIL ブロックまたは FIL System objectを生成します

  • 合成、論理マッピング、配置配線 (PAR)、プログラミング ファイル生成、および通信チャネルを提供します。

  • デザインをFPGAにロードします

これらすべての機能は特定のボード向けに設計されており、RTL コードに合わせて調整されています。

FIL シミュレーションの一部として、ブロックまたはSystem objectとモデルまたはアプリケーション:

  • SimulinkまたはMATLABから FPGA にデータを送信します

  • FPGAからデータを受信します

  • 実際の環境で設計を実行します

FILコミュニケーションズ.  次の図は、FIL シミュレーションを使用して、HDL Verifier™がSimulinkと FPGA ボードの間でどのように通信するかを示しています。

メモ

HDL Verifier は、ホスト コンピューターに接続されているダウンロード ケーブルが 1 本だけであり、FPGA プログラミング ソフトウェアがこの接続を自動的に検出できることを前提としています。実際にはそうでない場合は、FPGA プログラミング ソフトウェアを使用して、正しいオプションで FPGA をプログラムします。

システムレベルのビュー.  すべての DUT I/O は、FIL 通信ロジックを通じてSimulinkにルーティングされます。

コミュニケーションチャネル

FIL は、 Simulinkと FPGA の間でデータを送受信するための通信チャネルを提供します。このチャネルは、JTAG、イーサネット、またはPCI Express®接続にすることができます。Simulinkと FPGA 間の通信は厳密に同期され、信頼性の高い検証環境が提供されます。

下流のワークフローの自動化

FIL プログラミング ファイルを作成するために、ソフトウェアは次のタスクを実行します。

  • 指定された DUT の HDL コードを生成し、ISE プロジェクトを作成します。

  • FPGA 設計ソフトウェアを使用して、FPGA の合成、マップ、配置、配線を行い、プログラミング ファイルを作成します。

  • 通常のコンフィギュレーション接続を通じて、プログラミング ファイルを開発ボード上の FPGA にダウンロードします。通常、その接続は USB ケーブルを介したシリアル回線です (この接続の方法については、ボードのユーザー ガイドを参照してください)。

    • FIL シミュレーション ブロックの場合、FIL ブロック マスク上のLoadをクリックすると、プログラミング ファイルのダウンロードが開始されます。

    • FIL シミュレーション System object の場合、 programFPGAメソッドを発行すると、プログラミング ファイルのダウンロードが開始されます。

知っておくべきこと

FIL シミュレーションを行うには、次のアイテムまたは情報を準備する必要があります。

  • FIL ウィザードの場合:

    • テストする設計用の HDL コード (手動で記述されたもの、またはソフトウェアで生成されたもののいずれか) を提供します。

    • HDL ファイルを選択し、最上位モジュール名を指定します。

    • ポート設定を確認し、FIL ウィザードが入力信号と出力信号、および信号サイズを期待どおりに識別したことを確認します。

    • Simulinkを使用している場合は、生成された FIL ブロックを受け取る準備ができているSimulinkモデルを提供します。

  • HDL ワークフロー アドバイザーの場合:

    コードを生成し、適切なSimulinkモデルから FIL を実行できます。FPGA-in-the-Loopのワークフローに従います。Simulinkの HDL ワークフロー アドバイザーを使用した FIL シミュレーションを参照してください。MATLABコードについては、 MATLABの HDL ワークフロー アドバイザーを使用した FIL シミュレーションで説明されているワークフローを参照してください。