FPGAインザループシミュレーション

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FPGA インザループシミュレーションとは何ですか?

概要
コミュニケーションチャネル
下流ワークフローの自動化

概要

FPGA インザループ (FIL) シミュレーションでは、Simulink^® または MATLAB^® ソフトウェアを使用して、既存の HDL コードの設計を実際のハードウェアでテストする機能が提供されます。HDL コードは手動で記述することも、モデルサブシステムからソフトウェアで生成することもできます。

FIL シミュレーションを実行するには HDL コードが必要です。FIL ワークフローには 2 つあります。

既存の HDL コード (FIL ウィザード) があります。
メモ
FILウィザードは、HDL Coder™ソフトウェアによってSimulinkモデルから自動的に生成されたコードを含む、合成可能なHDLコードを使用します。
MATLAB コードまたは Simulink モデルと HDL Coder ライセンス (HDL ワークフローアドバイザー) があります。
メモ
ワークフローアドバイザーで FIL を使用する場合、HDL Coder は読み込まれた設計から HDL コードを作成します。

どのワークフローを選択した場合でも、FIL はブロックまたは System object™ を作成するときに次のプロセスを実行します。

HDLコードを表すFILブロックまたはFIL System objectを生成します。
合成、論理マッピング、配置配線 (PAR)、プログラミングファイル生成、および通信チャネルを提供します。
設計をFPGAにロードする

これらの機能はすべて特定のボード用に設計されており、RTL コードに合わせて調整されています。

FIL シミュレーションの一部として、ブロックまたは System object とモデルまたはアプリケーションは次のようになります。

SimulinkまたはMATLABからFPGAにデータを送信します
FPGAからデータを受信
実際の環境で設計を練習する

FILコミュニケーションズ. 次の図は、FIL シミュレーションを使用して HDL Verifier™ が Simulink と FPGA ボード間で通信する方法を示しています。

メモ

HDL Verifier は、ホストコンピューターに接続されているダウンロードケーブルが 1 本だけであり、FPGA プログラミングソフトウェアがこの接続を自動的に検出できることを前提としています。実際にはそうでない場合は、FPGA プログラミングソフトウェアを使用して、正しいオプションで FPGA をプログラムします。

システムレベルのビュー. すべての DUT I/O は、FIL 通信ロジックを介して Simulink にルーティングされます。

コミュニケーションチャネル

FIL は、Simulink と FPGA 間でデータを送受信するための通信チャネルを提供します。このチャネルは、JTAG、イーサネット、PCI Express^®、または USB イーサネット接続にすることができます。Simulink と FPGA 間の通信は厳密に同期されており、信頼性の高い検証環境を提供します。

下流ワークフローの自動化

FIL プログラミングファイルを作成するために、ソフトウェアは次のタスクを実行します。

指定された DUT の HDL コードを生成し、ISE プロジェクトを作成します。
FPGA 設計ソフトウェアとともに、FPGA の合成、マップ、配置、配線を行い、プログラミングファイルを作成します。
通常の構成接続を介して、開発ボード上の FPGA にプログラミングファイルをダウンロードします。通常、その接続は USB ケーブル経由のシリアルラインです (この接続を行う方法については、ボードのユーザーガイドを参照してください)。
- FIL シミュレーションブロックの場合、FIL ブロックマスクの Load をクリックすると、プログラミングファイルのダウンロードが開始されます。
- FIL シミュレーション System object の場合、programFPGA メソッドを発行するとプログラミングファイルのダウンロードが開始されます。

知っておくべきこと

FIL シミュレーションを行うには、次の項目または情報を用意しておく必要があります。

FIL ウィザードの場合:
- テストする設計の HDL コード (手動で記述したもの、またはソフトウェアで生成されたもの) を提供します。
- HDL ファイルを選択し、最上位モジュール名を指定します。
- ポート設定を確認し、FIL ウィザードが入力信号と出力信号および信号サイズを期待どおりに識別したことを確認します。
- Simulink を使用している場合は、生成された FIL ブロックを受け取る準備ができている Simulink モデルを提供します。
HDL ワークフローアドバイザーの場合:
適切な Simulink モデルからコードを生成し、FIL を実行できます。FPGA-in-the-Loop のワークフローに従ってください。Simulink 向け HDL ワークフローアドバイザーによる FIL シミュレーションを参照してください。MATLAB コードについては、MATLAB 向け HDL ワークフローアドバイザーによる FIL シミュレーションで説明されているワークフローを参照してください。