Main Content

このページは機械翻訳を使用して翻訳されました。最新版の英語を参照するには、ここをクリックします。

MATLABの HDL ワークフロー アドバイザーを使用した FIL シミュレーション

手順 1: HDL ワークフロー アドバイザーを開始する

MATLAB®の HDL ワークフロー アドバイザーを呼び出す手順に従います。HDL ワークフロー アドバイザーのご利用の前に (HDL Coder)を参照してください。

メモ

HDL ワークフロー アドバイザーを使用して HDL コードを生成するには、HDL Coder™ライセンスが必要です。

手順 2: ターゲットの選択

Select Code Generation Targetで、 WorkflowGeneric ASIC/FPGAに設定されていることを確認します。

手順 3: ワークフローの選択

HDL Verificationで、 Verify with FPGA-in-the-Loopを選択します。

手順 4: FPGA インザループ オプションの選択

  1. Generate FPGA-in-the-Loop test bench:FPGA インザループを使用したシミュレーション用のテストベンチを生成するには、このオプションを選択します。

  2. Log outputs for comparison plots:このオプションの選択により、リファレンス デザイン関数と FPGA の出力をログに記録し、プロットすることができます。

  3. Board Name:いずれかの FPGA 開発ボードを選択します。HDL Verifier™ FPGA ボード サポート パッケージをまだダウンロードしていない場合は、 Get more boardsを選択します。FPGA ボード サポート パッケージをダウンロードした後、このステップに戻ります。

  4. FPGA-in-the-Loop Connection:FILシミュレーション接続方法。ドロップダウン メニューのオプションは、選択したターゲット ボードでサポートされている接続方法に応じて更新されます。ターゲット ボードとHDL Verifier が接続をサポートしている場合は、 EthernetJTAG、またはPCI Expressを選択できます。 $。

  5. Board IP Address および Board MAC Address:

    イーサネット接続を選択すると、必要に応じてボードの IP アドレスと MAC アドレスを調整できます。

    オプション説明
    Board IP address

    ボードの IP アドレスがデフォルトの IP アドレス (192.168.0.2) ではない場合は、このオプションを使用してボードの IP アドレスを設定します。

    デフォルトのボード IP アドレス (192.168.0.2) が別のデバイスで使用されている場合、または別のサブネットが必要な場合は、次のガイドラインに従ってボード IP アドレスを変更します。

    • サブネット アドレス (通常はボード IP アドレスの最初の 3 バイト) は、ホスト IP アドレスのサブネットと同じである必要があります。

    • ボードの IP アドレスの最後のバイトは、ホストの IP アドレスの最後のバイトと異なっていなければなりません。

    • ボードの IP アドレスは、他のコンピューターの IP アドレスと競合しないものを使用しなければなりません。

      たとえば、ホスト IP アドレスが 192.168.8.2 の場合、192.168.8.3 が使用可能であれば、使用できます。

    Board MAC address

    ほとんどの状況では、ボードの MAC アドレスを変更する必要はありません。複数の FPGA 開発ボードを 1 台のホスト コンピュータに接続する場合は、追加のボードのボード MAC アドレスを変更して、各アドレスが一意になるようにします。ボードごとに個別の NIC が必要です。

    ボードの MAC アドレスを変更するには、 Board MAC addressフィールドをクリックします。コンピューターに接続されている他のデバイスに属しているアドレスとは異なるアドレスを指定します。特定の FPGA 開発ボードのボード MAC アドレスを取得するには、ボードに貼られているラベルを参照するか、製品ドキュメンテーションを参照してください。

  6. Additional files

    DUT の追加のソース ファイルの名前を入力します。追加のソース ファイルが複数ある場合は、 「...」ボタンを使用してさらに追加します。

  7. FPGA-in-the-Loop Test Bench Simulation Settings:

    HDL ワークフロー アドバイザーで FIL シミュレーションを開くようにするには、 Simulate generated FPGA-in-the-Loop test benchのボックスをオンにします。

イーサネット上の FIL

JTAG 上の FIL

PCI Expressを超える FIL

手順 5: FPGAプログラミングファイルの生成とシミュレーションの実行

前の手順をまだ実行していない場合は、 Verify with FPGA-in-the-Loopを右クリックし、 Run to Selected Taskを選択します。それ以外の場合は、 Runをクリックします。

このステップでは、FPGA ボード上で実行されるデザインへのインターフェイスを提供するカスタムhdlverifier.FILSimulation System object™を生成し、このオブジェクトを使用して FPGA に接続するテストベンチを生成します。ボード。

Simulate generated FPGA-in-the-Loop test benchを選択した場合、このステップでは FPGA プログラミング ファイルを FPGA にロードし、FPGA インザループで自動生成されたテストベンチを実行します。

Simulate generated FPGA-in-the-Loop test benchを選択しなかった場合は、カスタマイズされたtoplevel_programFPGA関数またはprogramFPGA。生成されたオブジェクトのメソッド。注意: ガイド付きハードウェアセットアップまたはFPGA 設計ソフトウェア ツールのセットアップをまだ実行していない場合は、プログラミング ファイルをロードする前に実行してください。

  • 生成されたtoplevel_programFPGA関数:

    ./toplevel_fil/toplevel_programFPGA
  • programFPGAオブジェクト関数:

    MYFIL.programFPGA

FPGA ボード上でデザインを実行するには、生成されたテストベンチを実行するか、生成されたオブジェクトを独自のMATLABコードで使用します。オブジェクトへの最初の呼び出しにより、FPGA ボードとの通信が確立されます。