Main Content

このページは機械翻訳を使用して翻訳されました。最新版の英語を参照するには、ここをクリックします。

Simulinkの HDL ワークフロー アドバイザーを使用した FIL シミュレーション

手順 1: HDL ワークフロー アドバイザーを開始する

HDL ワークフロー アドバイザーを呼び出す手順に従います。HDL ワークフロー アドバイザーのご利用の前に (HDL Coder)を参照してください。

メモ

HDL ワークフロー アドバイザーを使用して HDL コードを生成するには、HDL Coder™ライセンスが必要です。

手順 2: ターゲットとターゲット周波数を設定する

ステップ 1、 Set Targetで、 1.1 Set Target Device and Synthesis Workflowをクリックし、次の操作を実行します。

  1. FPGA-in-the-Loopのプルダウン リストからTarget Workflowを選択します。

  2. Target Platformで、プルダウン リストから開発ボードを選択します。 FamilyDevicePackage、およびSpeedは、HDL ワークフロー アドバイザーによって入力されます。HDL Verifier™ FPGA ボード サポート パッケージをまだダウンロードしていない場合は、 Get more boardsを選択します。FPGA ボード サポート パッケージをダウンロードした後、このステップに戻ります。

  3. Folderには、プロジェクト ファイルを保存するフォルダー名を入力します。デフォルトは、現在の作業フォルダー内のhdl_prjです。

ステップ 1.1 で FIL ターゲットを選択した後、 1.2 Set Target Frequencyをクリックします。

  1. Target Frequency (MHz)を、FPGA に実装されたデザインのクロック速度に設定します。使用可能な周波数の範囲は、Frequency Range (MHz)パラメーターに示されています。Intel®ボードおよびXilinx®ボードの場合、ワークフロー アドバイザーは、要求されたボードで可能な頻度と比較して、要求された頻度をチェックします。要求された周波数がこのボードでは不可能な場合、ワークフロー アドバイザーはエラーを返し、代替周波数を提案します。Xilinx Vivado®でサポートされるボード、またはPCI Express®ボードの場合、ワークフロー アドバイザーは頻度をチェックできません。合成ツールは要求された周波数でベスト エフォート型の試行を行いますが、指定された周波数が達成できない場合は代替周波数を選択する場合があります。デフォルトは25 MHz です。

手順 3: HDL コード生成用のモデルの準備

ステップ 2 Prepare Model for HDL Code Generationでは、 [HDL コード生成に対するモデルを準備] の概要 (HDL Coder)の説明に従ってステップ 2.1 ~ 2.4 を実行します。

さらに、ステップ 2.5 Check FPGA-in-the-Loop Compatibilityを実行して、モデルが FIL と互換性があることを確認します。

手順 4: HDL コード生成

ステップ 3 ( HDL Code Generation )では、 [HDL コード生成] の概要 (HDL Coder)の説明に従ってステップ 3.1 および 3.2 を実行します。

手順 5: FPGA インザループのオプションの設定

ステップ 4.1 のSet FPGA-in-the-Loop Optionsで、必要に応じて次のオプションを変更します。

  • FPGA-in-the-Loop Connection:FILシミュレーション接続方法。ドロップダウン メニューのオプションは、選択したターゲット ボードでサポートされている接続方法に応じて更新されます。ターゲット ボードとHDL Verifierが接続をサポートしている場合は、 EthernetJTAG、またはPCI Expressを選択できます。 $。

  • Enable data buffering on FPGA:シミュレーションのパフォーマンスを向上させるには、このオプションを選択します。選択すると、FIL は FPGA 上の BRAM を利用して、フレームベースの処理モードでイーサネット パケットをバッファリングします。デザイン内で BRAM リソースが不足している場合は、このパラメーターをクリアします。イーサネット接続のみで使用できます。

  • Board Address:

    イーサネット接続を選択すると、必要に応じてボードの IP アドレスと MAC アドレスを調整できます。

    オプション説明
    Board IP address

    ボードの IP アドレスがデフォルトの IP アドレス (192.168.0.2) ではない場合は、このオプションを使用してボードの IP アドレスを設定します。

    デフォルトのボード IP アドレス (192.168.0.2) が別のデバイスで使用されている場合、または別のサブネットが必要な場合は、次のガイドラインに従ってボード IP アドレスを変更します。

    • サブネット アドレス (通常はボード IP アドレスの最初の 3 バイト) は、ホスト IP アドレスのサブネットと同じである必要があります。

    • ボードの IP アドレスの最後のバイトは、ホストの IP アドレスの最後のバイトと異なっていなければなりません。

    • ボードの IP アドレスは、他のコンピューターの IP アドレスと競合しないものを使用しなければなりません。

      たとえば、ホスト IP アドレスが 192.168.8.2 の場合、192.168.8.3 が使用可能であれば、使用できます。

    Board MAC address

    ほとんどの状況では、ボードの MAC アドレスを変更する必要はありません。複数の FPGA 開発ボードを 1 台のホスト コンピュータに接続する場合は、追加のボードのボード MAC アドレスを変更して、各アドレスが一意になるようにします。ボードごとに個別の NIC が必要です。

    ボードの MAC アドレスを変更するには、 Board MAC addressフィールドをクリックします。コンピューターに接続されている他のデバイスに属しているアドレスとは異なるアドレスを指定します。特定の FPGA 開発ボードのボード MAC アドレスを取得するには、ボードに貼られているラベルを参照するか、製品ドキュメンテーションを参照してください。

  • Specify additional source files for the HDL design:

    Addを使用して、DUT の追加のソース ファイルを指定します。(オプションで) ソース ファイルへの絶対パスを表示するには、 Show full paths to source filesというタイトルのボックスをオンにします。HDL ワークフロー アドバイザーは、ソース ファイルの種類を識別しようとします。ファイル タイプが正しくない場合は、 File Typeドロップダウン リストから選択して変更できます。

FIL オプション

手順 6: FPGA プログラミング ファイルと FPGA インザループ モデルの生成

ステップ 4.2 のBuild FPGA-in-the-Loopで、 Run this taskをクリックします。

ビルド プロセス中に、次のアクションが発生します。

  • HDL ワークフロー アドバイザーは、最上位モジュールにちなんで名付けられた FIL ブロックを生成し、それを新しいモデルに配置します。次の図は、FIL ブロックを含む新しいモデルの例を示しています。

  • 新しいモデルの生成後、HDL ワークフロー アドバイザーはコマンド ウィンドウを開きます。

    • このウィンドウで、FPGA 設計ソフトウェアは合成、フィット、PAR、および FPGA プログラミング ファイルの生成を実行します。

    • プロセスが完了すると、コマンド ウィンドウにウィンドウを閉じるように求めるメッセージが表示されます。

  • HDL ワークフロー アドバイザーは、生成された FIL ブロックを中心にテスト ベンチ モデルを構築します。

手順 7: プログラミングファイルをFPGAにロード

ボード製造元のマニュアルの指示に従って、FPGA 開発ボードがセットアップされ、電源が投入され、マシンに接続されていることを確認します。次に、次の手順を実行して FPGA をプログラムします。

  1. Simulink®モデルの FIL ブロックをダブルクリックして、ブロック マスクを開きます。

  2. Main」タブで「Load」をクリックしてプログラミング ファイルを FPGA にダウンロードします。

    サブシステムの規模によっては、ロード プロセスに数分かかる場合があります。非常に大規模なサブシステムの場合、プロセスには 1 時間以上かかる場合があります。

トラブルシューティングのヒントの詳細については、 「 プログラミングファイルをFPGAにロード 」を参照してください。

手順 8: シミュレーションの実行

Simulinkの[Simulation]タブで、 [Run]をクリックします。FIL シミュレーションの結果は、 Simulink参照モデルまたは元の HDL コードの結果と一致する必要があります。

メモ

初期化について: Simulink は毎回時刻 0 から開始されます。これは、 Simulinkの RAM がゼロに初期化されることを意味します。ただし、ハードウェアではこれは当てはまりません。デザインに RAM がある場合、最初のシミュレーションはSimulinkと一致しますが、それ以降の実行は一致しない可能性があります。

回避策は、シミュレーションを再実行する前に FPGA ビットストリームをリロードすることです。これを行うには、FIL ブロック マスクのLoadをクリックします。