Simulink 向け HDL ワークフローアドバイザーによる FIL シミュレーション

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手順 1: HDLワークフローアドバイザーを起動する

HDL ワークフローアドバイザーを呼び出すための手順に従います。HDL ワークフローアドバイザーのご利用の前に (HDL Coder)を参照してください。

メモ

HDL ワークフローアドバイザーを使用して HDL コードを生成するには、HDL Coder™ ライセンスが必要です。

手順 2: ターゲットとターゲット頻度を設定する

ステップ 1 の Set Target で、1.1 Set Target Device and Synthesis Workflow をクリックして、次の操作を行います。

Target Workflow のプルダウンリストから FPGA-in-the-Loop を選択します。
Target Platform の下で、プルダウンリストから開発ボードを選択します。Family、Device、Package、および Speed は、HDL ワークフローアドバイザーによって入力されます。HDL Verifier™ FPGA ボードサポートパッケージをまだダウンロードしていない場合は、Get more boards を選択してください。FPGA ボードサポートパッケージをダウンロードしたら、この手順に戻ります。
Folder の場合は、プロジェクトファイルを保存するフォルダー名を入力します。デフォルトは、現在の作業フォルダーの下の hdl_prj です。

ステップ 1.1 で FIL ターゲットを選択したら、1.2 Set Target Frequency をクリックします。

FPGA に実装されたデザインのクロック速度に合わせて Target Frequency (MHz) を設定します。使用可能な周波数の範囲は、Frequency Range (MHz) パラメータに表示されます。Intel^® ボードおよび Xilinx^® ボードの場合、ワークフローアドバイザーは要求された周波数を、要求されたボードで可能な周波数と比較します。要求された周波数がこのボードで不可能な場合、ワークフローアドバイザーはエラーを返し、代替周波数を提案します。Xilinx Vivado^® 対応ボード、または PCI Express^® 対応ボードの場合、ワークフローアドバイザーは周波数をチェックできません。合成ツールは要求された周波数で最善の努力をしますが、指定された周波数が達成できなかった場合は別の周波数を選択することがあります。デフォルトは 25 MHz です。

手順 3: HDLコード生成のためのモデルの準備

ステップ 2 (Prepare Model for HDL Code Generation) では、[HDL コード生成に対するモデルを準備] の概要 (HDL Coder) で説明されているようにステップ 2.1 ～ 2.4 を実行します。

さらに、ステップ 2.5 Check FPGA-in-the-Loop Compatibility を実行して、モデルが FIL と互換性があることを確認します。

メモ

HDL モジュールにクロックイネーブル付きのブラックボックスが含まれている場合は、Minimize clock enable 構成パラメータをクリアする必要があります。詳細については、クロックイネーブルの最小化 (HDL Coder)を参照してください。

手順 4: HDL コード生成

ステップ 3 (HDL Code Generation) では、[HDL コード生成] の概要 (HDL Coder) で説明されているように、ステップ 3.1 と 3.2 を実行します。

手順 5: FPGA インザループのオプションの設定

ステップ 4.1 で、Set FPGA-in-the-Loop Options は必要に応じて次のオプションを変更します。

FPGA-in-the-Loop Connection:FILシミュレーションの接続方法。ドロップダウンメニューのオプションは、選択したターゲットボードでサポートされている接続方法に応じて更新されます。ターゲットボードと HDL Verifier が接続をサポートしている場合は、Ethernet、JTAG、PCI Express、または USB Ethernet を選択できます。
Enable data buffering on FPGA:シミュレーションのパフォーマンスを向上させるには、このオプションを選択します。選択すると、FIL は FPGA 上の BRAM を使用して、フレームベースの処理モードでイーサネットパケットをバッファリングします。設計で BRAM リソースが不足している場合は、このパラメータをクリアします。イーサネット接続のみ使用可能です。

Board Address:

イーサネット接続を選択すると、必要に応じてボードの IP アドレスと MAC アドレスを調整できます。

オプション	手順
ボード IP アドレス	ボードの IP アドレスがデフォルトの IP アドレス (192.168.0.2) でない場合は、このオプションを使用して IP アドレスを設定します。デフォルトのボード IP アドレス (192.168.0.2) が別のデバイスで使用されている場合、または別のサブネットが必要な場合は、次のガイドラインに従ってボード IP アドレスを変更します。サブネットアドレス (通常はボード IP アドレスの最初の 3 バイト) は、ホスト IP アドレスのサブネットと同じである必要があります。ボード IP アドレスの最後のバイトは、ホスト IP アドレスの最後のバイトと異なる必要があります。ボードの IP アドレスは、他のコンピューターの IP アドレスと競合しないものを使用しなければなりません。たとえば、ホスト IP アドレスが 192.168.8.2 の場合、192.168.8.3 が使用可能であれば、使用できます。
ボード MAC アドレス	ほとんどの場合、ボードの MAC アドレスを変更する必要はありません。複数の FPGA 開発ボードを 1 台のホストコンピューターに接続する場合は、追加ボードのボード MAC アドレスを変更して、各アドレスが一意になるようにします。ボードごとに個別の NIC が必要です。ボードの MAC アドレスを変更するには、[ボード MAC アドレス] フィールドをクリックします。コンピューターに接続されている他のデバイスに属しているアドレスとは異なるアドレスを指定します。特定の FPGA 開発ボードのボード MAC アドレスを取得するには、ボードに貼られているラベルを参照するか、製品ドキュメンテーションを参照してください。

オプション

手順

ボード IP アドレス

ボードの IP アドレスがデフォルトの IP アドレス (192.168.0.2) でない場合は、このオプションを使用して IP アドレスを設定します。

デフォルトのボード IP アドレス (192.168.0.2) が別のデバイスで使用されている場合、または別のサブネットが必要な場合は、次のガイドラインに従ってボード IP アドレスを変更します。

サブネットアドレス (通常はボード IP アドレスの最初の 3 バイト) は、ホスト IP アドレスのサブネットと同じである必要があります。
ボード IP アドレスの最後のバイトは、ホスト IP アドレスの最後のバイトと異なる必要があります。
ボードの IP アドレスは、他のコンピューターの IP アドレスと競合しないものを使用しなければなりません。
たとえば、ホスト IP アドレスが 192.168.8.2 の場合、192.168.8.3 が使用可能であれば、使用できます。

ボード MAC アドレス

ほとんどの場合、ボードの MAC アドレスを変更する必要はありません。複数の FPGA 開発ボードを 1 台のホストコンピューターに接続する場合は、追加ボードのボード MAC アドレスを変更して、各アドレスが一意になるようにします。ボードごとに個別の NIC が必要です。

ボードの MAC アドレスを変更するには、[ボード MAC アドレス] フィールドをクリックします。コンピューターに接続されている他のデバイスに属しているアドレスとは異なるアドレスを指定します。特定の FPGA 開発ボードのボード MAC アドレスを取得するには、ボードに貼られているラベルを参照するか、製品ドキュメンテーションを参照してください。

Specify additional source files for the HDL design:
Add を使用して、DUT の追加ソースファイルを指定します。ソースファイルへの完全なパスを (オプションで) 表示するには、Show full paths to source files というタイトルのボックスをオンにします。HDL ワークフローアドバイザーは、ソースファイルの種類を識別しようとします。ファイルの種類が正しくない場合は、File Type ドロップダウンリストから選択して変更できます。

FIL オプション

手順 6: FPGAプログラミングファイルと FPGA インザループモデルを生成する

ステップ 4.2 の Build FPGA-in-the-Loopで、Run this task をクリックします。

ビルドプロセス中に、次のアクションが実行されます。

HDL ワークフローアドバイザーは、最上位モジュールにちなんで名付けられた FIL ブロックを生成し、それを新しいモデルに配置します。次の図は、FIL ブロックを含む新しいモデルの例を示しています。
新しいモデルが生成されると、HDL ワークフローアドバイザーはコマンドウィンドウを開きます。
- このウィンドウでは、FPGA 設計ソフトウェアが合成、フィット、PAR、FPGA プログラミングファイルの生成を実行します。
- プロセスが完了すると、コマンドウィンドウにウィンドウを閉じるように求めるメッセージが表示されます。
HDL ワークフローアドバイザーは、生成された FIL ブロックの周囲にテストベンチモデルを構築します。

手順 7: プログラミングファイルをFPGAにロードする

FPGA 開発ボードが、ボード製造元のドキュメントの指示に従ってセットアップされ、電源がオンになっており、マシンに接続されていることを確認します。次に、以下の手順を実行して FPGA をプログラムします。

Simulink^® モデル内の FIL ブロックをダブルクリックして、ブロックマスクを開きます。
Main タブで、Load をクリックしてプログラミングファイルを FPGA にダウンロードします。
サブシステムの大きさに応じて、ロードプロセスには数分かかる場合があります。非常に大規模なサブシステムの場合、プロセスには 1 時間以上かかることがあります。

トラブルシューティングのヒントについては、プログラミングファイルをFPGAにロードするを参照してください。

手順 8: シミュレーションの実行

Simulink の Simulation タブで、Run をクリックします。FIL シミュレーションの結果は、Simulink 参照モデルまたは元の HDL コードの結果と一致する必要があります。

メモ

初期化について: Simulink は毎回時間 0 から開始します。つまり、Simulink の RAM はゼロに初期化されます。しかし、ハードウェアではこれは当てはまりません。設計に RAM が含まれている場合、最初のシミュレーションは Simulink と一致しますが、その後の実行は一致しない可能性があります。

回避策としては、シミュレーションを再実行する前に FPGA ビットストリームを再ロードします。これを行うには、FIL ブロックマスクで Load をクリックします。