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FILウィザードによるブロック生成

手順 1: FPGA 設計ソフトウェア ツールのセットアップ

 Xilinxソフトウェア

 Intelソフトウェア

 マイクロチップ ソフトウェア

手順 2: FILウィザードの開始

次のいずれかの呼び出し方法を選択して、FPGA インザループ ウィザードを開きます。

  • MATLABコマンド ウィンドウで、次のように入力します。

    >> filWizard

  • Simulink®ツールストリップのAppsタブのCode Verification, Validation and Testの下のFIL Wizardをクリックします。

以前のセッションを復元するには、次のコマンドを使用します。

filWizard('./Subsystem_fil/Subsystem_fil.mat')

手順 3: FIL ブロックの FIL オプションを設定する

FIL Optionsページ:

  1. FIL Simulation:Simulink を選択します。

  2. Board Name:FPGA 開発ボードを選択します。HDL Verifier™ FPGA ボード サポート パッケージをまだダウンロードしていない場合は、 FPGAボードサポートパッケージをダウンロードを参照してください。(ボードがリストに表示されない場合は、サポート パッケージがまだダウンロードされていません)。カスタム ボードを自分で定義する予定がある場合は、 FPGA ボードのカスタマイズを参照してください。

  3. FPGA-in-the-Loop Connection:FILシミュレーション接続方法。ドロップダウン メニューのオプションは、選択したターゲット ボードでサポートされている接続方法に応じて更新されます。ターゲット ボードとHDL Verifier が接続をサポートしている場合は、 Ethernet、 JTAG、またはPCI Expressを選択できます。 $。

  4. Advanced Options:

    イーサネット接続を選択すると、必要に応じてボードの IP アドレスと MAC アドレスを調整できます。

    オプション説明
    Board IP address

    ボードの IP アドレスがデフォルトの IP アドレス (192.168.0.2) ではない場合は、このオプションを使用してボードの IP アドレスを設定します。

    デフォルトのボード IP アドレス (192.168.0.2) が別のデバイスで使用されている場合、または別のサブネットが必要な場合は、次のガイドラインに従ってボード IP アドレスを変更します。

    • サブネット アドレス (通常はボード IP アドレスの最初の 3 バイト) は、ホスト IP アドレスのサブネットと同じである必要があります。

    • ボードの IP アドレスの最後のバイトは、ホストの IP アドレスの最後のバイトと異なっていなければなりません。

    • ボードの IP アドレスは、他のコンピューターの IP アドレスと競合しないものを使用しなければなりません。

      たとえば、ホスト IP アドレスが 192.168.8.2 の場合、192.168.8.3 が使用可能であれば、使用できます。

    Board MAC address

    ほとんどの状況では、ボードの MAC アドレスを変更する必要はありません。複数の FPGA 開発ボードを 1 台のホスト コンピュータに接続する場合は、追加のボードのボード MAC アドレスを変更して、各アドレスが一意になるようにします。ボードごとに個別の NIC が必要です。

    ボードの MAC アドレスを変更するには、 Board MAC addressフィールドをクリックします。コンピューターに接続されている他のデバイスに属しているアドレスとは異なるアドレスを指定します。特定の FPGA 開発ボードのボード MAC アドレスを取得するには、ボードに貼られているラベルを参照するか、製品ドキュメンテーションを参照してください。

    FPGA system clock frequency (MHz):ターゲットのクロック周波数を入力します。IntelボードおよびXilinx ISE サポート ボードの場合、 filWizardは、要求されたボードで可能な周波数と比較して、要求された周波数をチェックします。要求された周波数がこのボードでは不可能な場合、 filWizardはエラーを返し、代替周波数を提案します。Xilinx Vivado対応ボード、またはPCI Express®ボードの場合、 filWizard は周波数をチェックできません。合成ツールは要求された周波数でベスト エフォート型の試行を行いますが、指定された周波数が達成できない場合は代替周波数を選択する場合があります。デフォルトは25 MHz です。

    Enable data buffering on FPGA:シミュレーションのパフォーマンスを向上させるには、このオプションを選択します。選択すると、FIL は FPGA 上の BRAM を利用して、フレームベースの処理モードでイーサネット パケットをバッファリングします。デザイン内で BRAM リソースが不足している場合は、このパラメーターをクリアします。イーサネット接続のみで使用できます。

  5. [Next]をクリックします。

手順 4: FIL ブロックの HDL ソース ファイルを追加

Source Filesページ:

  1. FPGA で協調シミュレーションする HDL デザインを指定します。これらのファイルは、FPGA ボード上で検証される HDL デザイン ファイルです。

    Addをクリックしてソース ファイルを指定します。ファイル選択ダイアログボックスを使用してファイルを選択します。

    FIL ウィザードは、ソース ファイルの種類を識別しようとします。ファイル タイプのいずれかが期待どおりでない場合は、 File Typeドロップダウン リストから選択して変更できます。受け入れ可能なファイルの種類は次のとおりです。

    • VHDL®

    • Verilog®

    • ネットリスト

    • Tcl スクリプト

    • 制約

    • その他

      「その他」とは、以下を指します。

      • Intelの場合、 Otherとして指定されたファイルが FPGA プロジェクトに追加されますが、生成されたブロックには影響しません。たとえば、 readmeファイルにコメントを追加して、このファイル リストに含めることができます。

      • Xilinxの場合、 Otherとして指定されるファイルは、Xilinx ISE によって受け入れられる任意のファイルです。ISE はファイル拡張子を調べて、このファイルの使用方法を決定します。たとえば、 foo.vhdをリストに追加し、 Otherとして指定すると、ISE はファイルをVHDLファイルとして扱います。

  2. 最上位の HDL ファイルを含むファイルを指定します。

    HDL ファイルの、 Top-level列のトップレベル HDL モジュールを含む行のボックスをオンにします。FIL ウィザードは、選択した HDL ファイルの名前をTop-level module nameフィールドに自動的に入力します。最上位モジュール名とファイル名が一致しない場合は、このダイアログ ボックスで最上位モジュール名を手動で変更できます。続行する前に、トップレベルのモジュール名を指定してください。

  3. (オプション) ソース ファイルへの絶対パスを表示するには、 Show full paths to source filesというタイトルのボックスをオンにします。

  4. [Next]をクリックします。

手順 5: FIL ブロックの DUT I/O ポートの検証

DUT I/O Portsページ:

  1. ポートのリストを確認します。FIL ウィザードはトップレベル HDL モジュールを解析してすべての I/O ポートを取得し、DUT I/O ポート テーブルに表示します。パーサーは、ポート名からポートの種類を判断しようとします。次に、ウィザードはこれらの信号を [ポート タイプ] の下に表示します。

    すべての入力/出力/リセット ポート/クロックが期待どおりにマップされていることを確認してください。パーサーがポートに間違ったポート タイプを割り当てた場合は、信号を手動で変更できます。同期デザインの場合は、クロック、リセット、または必要に応じてクロック イネーブル信号を指定します。このテーブルで指定されるポート タイプは、HDL コード内で指定されるポート タイプと同じである必要があります。少なくとも 1 つの出力ポートが必要です。

    信号を追加または削除するには、 Manually enter port informationを選択します。

    「Regenerate」をクリックして、(HDL コードからの) 元のポート定義を含むテーブルを再ロードします。

  2. [Next]をクリックします。

手順 6: FIL ブロックの出力タイプの指定

Output Typesページ:

  1. 出力データ型を指定します。ウィザードはデータ型を割り当てます。出力データ型が期待したものでない場合は、手動で型を変更します。

    以下から選択します:

    • Fixedpoint

    • Integer

    • Logical

    データ型は、指定されたビット幅によって異なります。

    出力タイプをSigned、 Unsigned、またはFraction Lengthに指定できます。

  2. [Next]をクリックします。

手順 7: FIL ブロックのビルド オプションを指定する

Build Options ページ:

  • 出力ファイルのフォルダーを指定します。デフォルトのオプションを使用できます。通常、デフォルトは、現在のフォルダーの下にある最上位モジュールにちなんで名付けられたサブフォルダーです。

  • Summary には、 ISE プロジェクト ファイルと FPGA プログラミング ファイルの場所が表示されます。FIL ブロック マスクに対する高度な操作には、これら 2 つのファイルが必要になる場合があります。

手順 8: ビルドの開始

「Build」をクリックして、FIL ブロックの生成を開始します。

  1. FIL ウィザードは、最上位モジュールにちなんで名付けられた FIL ブロックを生成し、それを新しいモデルに配置します。

  2. FIL ウィザードによりコマンド ウィンドウが開きます。

    • このウィンドウで、FPGA 設計ソフトウェアは合成、フィット、PAR、および FPGA プログラミング ファイルの生成を実行します。

    • プロセスが完了すると、コマンド ウィンドウにウィンドウを閉じるように求めるメッセージが表示されます。

ステップ9:統合とシミュレーション

FIL ブロックをモデルに挿入

モデル内で、DUT サブシステムを新しいモデルで生成された FIL ブロックに置き換えます。モデルに名前を付けて保存します。その後、元のモデルを参照モデルとして使用できます。

HDL ワークフロー アドバイザから FIL ブロックを生成した場合、FIL ブロックの設定を調整する必要はほとんどありません。FIL ウィザードを使用して FIL ブロックを生成した場合は、いくつかの設定を調整する必要がある場合があります。FIL ブロック設定の調整手順については、 FIL Simulationを参照してください。

プログラミングファイルをFPGAにロード

 Intel Linuxのボード説明書

FPGA 開発ボードがセットアップされ、電源がオンになっていて、JTAG ケーブルを使用してマシンに接続されていることを確認します。シミュレーションに別の接続を選択した場合でも、プログラミングでは JTAG インターフェイスが使用されます。

FPGA をプログラムするには、次の手順を実行します。

  1. Simulinkモデルの FIL ブロックをダブルクリックして、ブロック マスクを開きます。

  2. 「Main」タブで「Load」をクリックし、JTAG ケーブル経由でプログラミング ファイルを FPGA にダウンロードします。

    ロードプロセスには、サブシステムの規模に応じて、数分から数分以上かかる場合があります。大規模なサブシステムの場合、プロセスに 1 時間半以上かかる場合があります。

  3. メッセージ ウィンドウに、FPGA プログラミング ファイルが期待どおりにロードされたことが示されます。[OK]をクリックします。

     イーサネット接続

     PCI Express接続

シミュレーションの実行

Simulinkで、 FIL Simulationブロックを含むモデルを実行します。FIL シミュレーションの結果は、Simulink参照モデルまたは元の HDL コードの結果と一致する必要があります。

メモ

RAM の初期化: Simulink は毎回時間 0 から開始されます。これは、 Simulinkモデルの RAM が実行ごとに 0 に初期化されることを意味します。ただし、この仮定はハードウェアでは当てはまりません。FPGA 内の RAM は、1 つのシミュレーションの終了から次のシミュレーションの開始までその値を保持します。デザインに RAM がある場合、最初のシミュレーションはSimulinkと一致しますが、その後の実行は一致しない可能性があります。回避策は、シミュレーションを再実行する前に FPGA ビットストリームをリロードすることです。ビットストリームをリロードするには、FIL ブロック マスクのLoadをクリックします。

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