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FPGAインザループシミュレーションワークフロー

FIL シミュレーションを実行するには HDL コードが必要です。FIL ワークフローには 2 つあります。

• 既存の HDL コード (FIL ウィザード) があります。

  メモ

  FILウィザードは、HDL Coder™ソフトウェアによってSimulink^®モデルから自動的に生成されたコードを含む、合成可能なHDLコードを使用します。

• MATLAB^® コードまたは Simulink モデル と HDL Coder ライセンス (HDL ワークフロー アドバイザー) があります。

  メモ

  ワークフロー アドバイザーで FIL を使用する場合、HDL Coder は読み込まれた設計から HDL コードを作成します。

どちらのワークフローでも、最初の 3 つの手順は同じです。

1. FPGAボードサポートパッケージをダウンロード または FIL で使用するためのカスタム ボード定義ファイルを作成する (FPGA ボードのカスタマイズ を参照)

2. FILインターフェース生成のためのDUTの準備

3. FPGA設計ソフトウェアツールのセットアップ

次のステップでは、実行するワークフローのリンクをクリックします。

• 既存の HDL コードがある場合は、FIL ウィザードを使用してブロックまたは System object™ 生成を選択します。

  • FILウィザードによるブロック生成

  • FIL ウィザードによるシステムオブジェクトの生成

• HDL コードを生成するために HDL ワークフロー アドバイザーが必要な場合は、HDL ワークフロー アドバイザーを使用してブロックまたは System object 生成を選択します。

  • Simulink 向け HDL ワークフロー アドバイザーによる FIL シミュレーション

  • MATLAB 向け HDL ワークフロー アドバイザーによる FIL シミュレーション

メモ

Simulink 用の HDL Coder HDL ワークフロー アドバイザーを使用して FIL インターフェイスを生成するには、HDL Coder ライセンスが必要です。