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FIL Simulation

Simulinkから FPGA ハードウェアで HDL コードをシミュレート

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  • FIL Simulation block

ライブラリ:
Generated

説明

生成された FPGA インザループ (FIL) シミュレーション ブロックは、FPGA とSimulink®モデル間の通信インターフェイスです。ハードウェアをシミュレーション ループに統合し、他のブロックとしてシミュレーションに参加できるようにします。

FPGA インザループ ウィザードを使用して既存の HDL コードからFIL Simulationブロックを生成するか、HDL ワークフローを使用して HDL コードと付随するFIL Simulationブロックを生成できます。アドバイザー。HDL コードを生成するには、HDL Coder™ライセンスが必要です。

生成とシミュレーションのワークフローについては、 FILウィザードによるブロック生成を参照してください。FIL シミュレーション中に問題が発生した場合は、問題の診断についてFIL のトラブルシューティングを参照してください。

FIL Simulationブロックは、ノーマル、アクセラレータ、またはラピッド アクセラレータのシミュレーション モードで実行されているモデルで使用できます。FIL Simulationパラメーターは、どのシミュレーション モードでも調整できません。これらのモードの詳細については、 「 アクセラレータ モードの動作 (Simulink) 」を参照してください。

例

Verify HDL Implementation of PID Controller Using FPGA-in-the-Loop

Verify HDL Implementation of PID Controller Using FPGA-in-the-Loop

Set up an FPGA-in-the-Loop (FIL) application using HDL Verifier™.

スクリプトを開く

端子

ブロックのポートは、FPGA 上で実行される HDL デザインのインターフェイスに対応します。FIL SimulationブロックがSimulinkに返す信号のデータ型を構成できます。

入力

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ブロック上のポートは、HDL デザインのポートに対応します。Sample timeおよびData typeを構成できます。

データ型: int8 | int16 | int32 | int64 | uint8 | uint16 | uint32 | uint64 | Boolean | Fixed-point

出力

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ブロック上のポートは、HDL デザインのポートに対応します。Sample timeおよびData typeを構成できます。

データ型: int8 | int16 | int32 | int64 | uint8 | uint16 | uint32 | uint64 | Boolean | Fixed-point

パラメーター

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Hardware Informationセクションに表示されるパラメーターは、サブシステムからFIL Simulationブロックを生成したときの選択を反映しています。これらのパラメーターは情報提供のみを目的としています。

  • Connection:イーサネットまたはPCI Express®のいずれか。ボードによっては、どちらかの接続タイプのみを使用できるものもあります。他のボードでは、どちらの接続を使用するかを選択できる場合があります。ブロックを生成するときに、ボードのMAC addressとIP addressを設定します。

  • Board:FPGA ボードのメーカーとモデル。サポートされているボードについては、 FPGA検証用にサポートされているFPGAデバイスを参照してください。

  • FPGA part:チップの識別番号。

  • FPGA project file:デザイン用に生成された FPGA プロジェクト ファイルの場所。

生成された FPGA プログラミング ファイルを FPGA にダウンロードするには、 FPGA Programming Fileのパラメーターを設定します。この手順は、FIL シミュレーションを実行する前に必要です。プログラミングファイルをFPGAにロードを参照してください。

データ レートパラメーターを設定するには、 Runtime Optionsグループのオプションを設定します。

Signal Attributesペインでは、出力ポートごとにSample timeおよびData typeを構成できます。信号の方向とビット幅、入力ポートのサンプル時間とデータ型は情報提供のみを目的としています。

FPGAプログラミングファイル

デザイン用に生成された FPGA プログラミング ファイルの場所。このデザインをシミュレーションのために FPGA にロードするには、 Loadをクリックします。

実行時オプション

Simulinkクロック レートに対する FPGA クロック レートの比。FPGA クロックは、Simulinkタイムステップごとに、FPGA への入力をこの回数サンプリングします。

出力信号は、 Output frame size行 1 列の列ベクトルとして返されます。フレーム サイズを大きくすると、 Simulinkと FPGA ボード間の通信時間が短縮され、シミュレーションが高速化されます。

フレーム サイズに関する次の制限に注意してください。

  • 入力フレーム サイズは、出力フレーム サイズの整数倍である必要があります。

  • 出力フレーム サイズは入力フレーム サイズより小さくなければなりません。

  • 入力フレーム サイズと出力フレーム サイズは、シミュレーション中に変更できません。

Signal Attributes

出力信号のサンプル時間を明示的に設定するか、 Inherit: Inherit via internal ruleを使用します。内部ルールは、出力サンプル時間を、入力ベース サンプル時間をスケーリング係数で割った値に設定することです。

Simulink がFPGA からの出力信号のビットを解釈する方法。出力データ型を明示的に設定したり、デフォルトのスケールなしおよび符号なしの型を使用したり、 Inherit: autoを指定してコンテキストからデータ型を継承したりすることができます。

バージョン履歴

R2012b で導入

参考

トピック