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FIL Simulation

R2024b

Simulink の FPGA ハードウェア上で HDL コードをシミュレートする

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  • FIL Simulation block

ライブラリ:
Generated

説明

生成された FPGA インザループ (FIL) シミュレーション ブロックは、FPGA と Simulink® モデル間の通信インターフェイスです。ハードウェアをシミュレーション ループに統合し、他のブロックと同様にシミュレーションに参加できるようにします。

FPGA-in-the-Loop Wizard を使用して既存の HDL コードから FIL Simulation ブロックを生成することも、HDL ワークフロー アドバイザーを使用して HDL コードとそれに付随する FIL Simulation ブロックを生成することもできます。HDL コードを生成するには、HDL Coder™ ライセンスが必要です。

生成とシミュレーションのワークフローについては、FILウィザードによるブロック生成 を参照してください。FIL シミュレーション中に問題が発生した場合は、問題の診断については FIL のトラブルシューティング を参照してください。

FIL Simulation ブロックは、通常、アクセラレータ、またはラピッド アクセラレータ シミュレーション モードで実行されているモデルで使用できます。FIL Simulationパラメーターはどのシミュレーション モードでも調整できません。これらのモードの詳細については、アクセラレータ モードの動作 (Simulink) を参照してください。

例

FPGA インザループを使用した PID コントローラーの HDL 実装の検証

FPGA インザループを使用した PID コントローラーの HDL 実装の検証

この例では、HDL Verifier™ を使用して FPGA インザループ(FIL) アプリケーションを設定する方法を示します。

端子

ブロックのポートは、FPGA 上で実行されている HDL デザインのインターフェースに対応します。FIL Simulation ブロックが Simulink に返す信号のデータ型を設定できます。

入力

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ブロック上のポートは HDL 設計上のポートに対応します。Sample timeとData typeを設定できます

データ型: int8 | int16 | int32 | int64 | uint8 | uint16 | uint32 | uint64 | Boolean | Fixed-point

出力

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ブロック上のポートは HDL 設計上のポートに対応します。Sample timeとData typeを設定できます

データ型: int8 | int16 | int32 | int64 | uint8 | uint16 | uint32 | uint64 | Boolean | Fixed-point

パラメーター

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Hardware Information セクションに表示されるパラメーターは、サブシステムから FIL Simulation ブロックを生成したときの選択内容を反映します。これらのパラメーターは情報提供のみを目的としています。

  • 接続: イーサネットまたはPCI Express®のいずれか。一部のボードでは、どちらか一方の接続タイプのみを使用できますが、他のボードでは、どちらの接続も使用できるオプションがある場合があります。ブロックを生成するときに、ボードの MAC address と IP address を構成します。

  • Board:FPGA ボードのメーカーとモデル。サポートされているボードについては、FPGA検証でサポートされているFPGAデバイス を参照してください。

  • FPGA part:チップ識別番号。

  • FPGA project file:設計用に生成された FPGA プロジェクト ファイルの場所。

生成された FPGA プログラミング ファイルを FPGA にダウンロードするには、FPGA Programming File でパラメーターを設定します。FIL シミュレーションを実行する前にこの手順を実行する必要があります。プログラミングファイルをFPGAにロードするを参照してください。

データ レートパラメーターを構成するには、Runtime Options グループのオプションを設定します。

Signal Attributes ペインでは、各出力ポートの Sample time と Data type を設定できます。信号の方向とビット幅、および入力ポートのサンプル時間とデータ型は、情報提供のみを目的としています。

FPGA プログラミング ファイル

設計用に生成された FPGA プログラミング ファイルの場所。このデザインをシミュレーション用に FPGA にロードするには、Load をクリックします。

実行時オプション

FPGA クロック レートと Simulink クロック レートの比率。FPGA クロックは、Simulink タイムステップごとに FPGA への入力をこの回数サンプリングします。

出力信号は Output frame size 行 1 列の列ベクトルとして返されます。フレーム サイズを大きくすると、Simulink と FPGA ボード間の通信時間が短縮され、シミュレーションが高速化されます。

フレーム サイズに関する次の制限に注意してください。

  • 入力フレーム サイズは、出力フレーム サイズの整数倍である必要があります。

  • 出力フレーム サイズは入力フレーム サイズより小さくする必要があります。

  • シミュレーション中は入力フレーム サイズと出力フレーム サイズを変更することはできません。

信号属性

出力信号のサンプル時間を明示的に設定するか、Inherit を使用します。内部ルールによる継承] に設定されます。内部ルールでは、出力サンプル時間を、入力ベース サンプル時間をスケーリング係数で割った値に設定します。

Simulink が FPGA からの出力信号のビットを解釈する方法。出力データ型を明示的に設定したり、デフォルトのスケールなしおよび符号なしの型を使用したり、Inherit: auto を指定してコンテキストからデータ型を継承したりすることができます。

バージョン履歴

R2012b で導入

参考

トピック