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FIL Simulation

Simulink の FPGA ハードウェア上で HDL コードをシミュレートする

ライブラリ:
Generated

説明

生成された FPGA インザループ (FIL) シミュレーションブロックは、FPGA と Simulink^® モデル間の通信インターフェイスです。ハードウェアをシミュレーションループに統合し、他のブロックと同様にシミュレーションに参加できるようにします。

FPGA-in-the-Loop Wizard を使用して既存の HDL コードから FIL Simulation ブロックを生成することも、HDL ワークフローアドバイザーを使用して HDL コードとそれに付随する FIL Simulation ブロックを生成することもできます。HDL コードを生成するには、HDL Coder™ ライセンスが必要です。

生成とシミュレーションのワークフローについては、FILウィザードによるブロック生成を参照してください。FIL シミュレーション中に問題が発生した場合は、問題の診断について FIL のトラブルシューティングを参照してください。

FIL Simulation ブロックは、通常、アクセラレータ、またはラピッドアクセラレータシミュレーションモードで実行されているモデルで使用できます。FIL Simulation パラメータはどのシミュレーションモードでも調整できません。これらのモードの詳細については、アクセラレータモードの動作 (Simulink) を参照してください。

例

FPGA インザループを使用した PID コントローラの HDL 実装の検証

この例では、HDL Verifier™ を使用して FPGA インザループ(FIL) アプリケーションを設定する方法を示します。

スクリプトを開く

端子

ブロックのポートは、FPGA 上で実行されている HDL デザインのインターフェースに対応します。FIL Simulation ブロックが Simulink に返す信号のデータ型を設定できます。

Input

すべて展開する

HDL_input_port_name — Simulink から FPGA に渡される信号
スカラー | ベクトル

ブロック上のポートは HDL 設計上のポートに対応します。Sample timeとData typeを設定できます

出力

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HDL_output_port_name — FPGAからSimulinkに渡される信号
スカラー | ベクトル

ブロック上のポートは HDL 設計上のポートに対応します。Sample timeとData typeを設定できます

パラメーター

すべて展開する

Hardware Information セクションに表示されるパラメータは、サブシステムから FIL Simulation ブロックを生成したときに選択した内容を反映します。これらのパラメータは情報提供のみを目的としています。

接続: イーサネットまたはPCI Express^®のいずれか。一部のボードでは、どちらか一方の接続タイプのみを使用できますが、他のボードでは、どちらの接続も使用できるオプションがある場合があります。ブロックを生成するときに、ボードの MAC address と IP address を構成します。
Board:FPGA ボードのメーカーとモデル。サポートされているボードについては、FPGA検証でサポートされるFPGAデバイスを参照してください。
FPGA part:チップ識別番号。
FPGA project file:設計用に生成された FPGA プロジェクトファイルの場所。

生成された FPGA プログラミングファイルを FPGA にダウンロードするには、FPGA Programming File でパラメータを設定します。FIL シミュレーションを実行する前にこの手順を実行する必要があります。プログラミングファイルをFPGAにロードするを参照してください。

データレートパラメータを構成するには、Runtime Options グループのオプションを設定します。

Signal Attributes ペインでは、各出力ポートの Sample time と Data type を設定できます。信号の方向とビット幅、および入力ポートのサンプル時間とデータ型は、情報提供のみを目的としています。

FPGAプログラミングファイル

File name — プログラミングファイルの場所
string

設計用に生成された FPGA プログラミングファイルの場所。このデザインをシミュレーション用に FPGA にロードするには、Load をクリックします。

ランタイムオプション

Overclocking factor — Simulink クロックに対する FPGA サンプルレート
1 (既定値) | 整数

FPGA クロックレートと Simulink クロックレートの比率。FPGA クロックは、Simulink タイムステップごとに FPGA への入力をこの回数サンプリングします。

Output frame size — Simulink に返されるデータの量
`Inherit: auto` (既定値)

出力信号は Output frame size 行 1 列の列ベクトルとして返されます。フレームサイズを大きくすると、Simulink と FPGA ボード間の通信時間が短縮され、シミュレーションが高速化されます。

フレームサイズに関する次の制限に注意してください。

入力フレームサイズは、出力フレームサイズの整数倍である必要があります。
出力フレームサイズは入力フレームサイズより小さくする必要があります。
シミュレーション中は入力フレームサイズと出力フレームサイズを変更することはできません。

信号属性

Sample Time — 各ポートのサンプル時間
`継承: 内部ルールによる継承` (既定値)

出力信号のサンプル時間を明示的に設定するか、Inherit を使用します。内部ルールによる継承] に設定されます。内部ルールでは、出力サンプル時間を、入力ベースサンプル時間をスケーリング係数で割った値に設定します。

Data type — 各ポートのデータ型
`fixdt(0,N,0)` (既定値) | データ型式

Simulink が FPGA からの出力信号のビットをどのように解釈するか。出力データ型を明示的に設定したり、デフォルトのスケールなしおよび符号なしの型を使用したり、Inherit: auto を指定してコンテキストからデータ型を継承したりすることができます。

バージョン履歴

R2012b で導入

FIL Simulation

説明