FIL のトラブルシューティング

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FIL プロセス中 (FIL ブロックの生成からシミュレーションの実行まで) にメッセージまたはエラーが表示された場合は、次の表のいずれかを参照して考えられる原因と解決策を確認してください。

メッセージまたはエラー	理由	修正
設計がタイミング目標を満たしていません (このメッセージは FPGA 設計ソフトウェアから生成されます)	設計がタイミング目標を満たしておらず、ソフトウェアはプログラミングファイルを作成できませんでした。	設計の一部を変更するか、別の開発ボードを使用します。
ビットストリームの読み込みに失敗しました	Debian^® クライアントに同梱されているデフォルトの `libusb` は iMPACT™ と互換性がありません。	ISE ツールの Linux^® ディストリビューション互換性については、Xilinx^® ユーザードキュメントを参照してください。
最初のシミュレーション実行後、設計内の RAM が Simulink^® RAM と一致しません	Simulink は毎回時間 0 から開始します。つまり、Simulink の RAM はゼロに初期化されます。しかし、ハードウェアではこれは当てはまりません。設計に RAM が含まれている場合、最初のシミュレーションは Simulink と一致しますが、その後の実行は一致しない可能性があります。	回避策としては、シミュレーションを再実行する前に FPGA をリロードします。
接続されたハードウェアからデータを受信しませんでした (イーサネット接続)	シミュレーション中にホストと FPGA 開発ボード間の接続が失われました。このエラーは、ネットワークインターフェイスカード (NIC) の不良、ケーブルの不良、または電源の喪失によって発生する可能性があります。また、IP アドレス / MAC アドレスのバインディングが更新され、開発ボードからホストへのデータ転送が妨げられるオペレーティングシステムの IP スタックの問題によって発生する可能性もあります。	接続を再確立できるようにケーブルと電源を確認してください。 ARP キャッシュ (アドレスバインディングを保持するテーブル) に静的エントリを設定することで、IP アドレス / MAC アドレスの更新の問題を回避できます。FIL ブロックマスクの Hardware Information セクションを調べて、IP アドレスと MAC アドレスを収集する必要があります。次の例では、IP アドレスのデフォルト値が `192.168.0.2`、MAC アドレスのデフォルト値が `00-0A-35-02-21-8A` であると想定します。 Windows^® の場合:システム管理者権限で、コマンドシェルで次のコマンドを実行します。 cmd> arp -s 192.168.0.2 00-0A-35-02-21-8A 操作結果が期待どおりであったことを確認するには、テーブルを調べて、出力に static エントリタイプが表示されていることを確認します。 cmd> arp -a 192.168.0.2 Interface: 192.168.0.8 --- 0x16 Internet Address Physical Address Type 192.168.0.2 00-0a-35-02-21-8a static Linux の場合:root または「sudo」権限を使用して、コマンドシェルで次のコマンドを実行します (MAC アドレスの区切り文字は「-」ではなく「:」であることに注意してください)。 sh> sudo /usr/sbin/arp -s 192.168.0.2 00:0A:35:02:21:8A 操作結果が期待どおりであることを確認するには、テーブルを調べて、出力に静的エントリタイプ (PERM 文字列で示される) が表示されていることを確認します。 sh> sudo /usr/sbin/arp -a 192.168.0.2 ? (192.168.0.2) at 00:0a:35:02:21:8a [ether] PERM on eth3
接続されているハードウェアからデータを受信しませんでした (設計周波数)	構成された周波数は、FIL ハードウェア設計に対して高すぎるか低すぎます。	デザインの周波数をデフォルトの 25MHz に設定し、次のいずれかのワークフローを使用してデザインを再構築します。 filWizard を使用する場合:FIL Options セクションで、Advanced Options 、 FPGA system clock frequency (MHz) を 25 に設定します。Next をクリックし、残りの手順を続行してデザインを構築します。詳細については、FPGA インザループウィザードを参照してください。 HDL ワークフローアドバイザーを使用する場合:ステップ 1.2 で、Target Frequency (MHz) を 25 に設定します。Run This Task をクリックし、残りの手順を続行してデザインを構築します。詳細については、Simulink 向け HDL ワークフローアドバイザーによる FIL シミュレーションを参照してください。
共有ライブラリ sld_hapi.dll のロードに失敗しました (JTAG 接続)	Altera^® Quartus^® II 実行可能ファイルはシステムパス上にありません。	Altera Quartus II 実行可能ファイルをシステムパスに配置します。Linux を使用する場合は、MATLAB^® を起動する前に、Quartus II ライブラリが LD_LIBRARY_PATH にあることを確認してください。
共有ライブラリ libsld_hapi_dll_loader.so のロードに失敗しました (JTAG 接続)	考えられる理由は2つあります: ホストコンピュータ上の Altera Quartus II のバージョンはサポートされていません。 Altera Quartus II 実行可能ファイルはシステムパス上にありません。	ホストコンピューターで Altera Quartus II バージョン 13.1 以降を使用していることを確認してください。 MATLAB を起動する前に、Quartus II ライブラリが `LD_LIBRARY_PATH` にあることを確認してください。
静的 TLS ではこれ以上オブジェクトをロードできません	特定のプロセスにロードできる TLS 初期化ライブラリの数は限られています。Altera Quartus II ライブラリが優先されることを確認します。	`Altera/15.0-mw-0/Linux/quartus/linux64/libjtag_client.so` の場所を `LD_PRELOAD` に追加します。次に、MATLAB を再起動します。
lzma_code@XZ_5.0 への未定義の参照 (JTAG 接続)	Quartus II ライブラリ liblzma.so.5 は、liblzma.so.5 の Linux 配布バージョンを凌駕しています。	`LD_LIBRARY_PATH` 上の Quartus II ライブラリの前に Linux 配布ライブラリパスを追加します。たとえば、`/lib/x86_64-linux-gnu:$QUARTUS_PATH` のようになります。
ホストコンピュータに接続されている JTAG 通信ケーブルが見つかりません (JTAG 接続)	JTAGケーブルが接続されていません。JTAG ケーブルに欠陥がある可能性もあります。	JTAG ダウンロードケーブルを使用して、FPGA 開発ボードをコンピューターに接続します。
SLD ハブ (JTAG 接続) を開けませんでした	SLDハブがありません。これは、Altera JTAG ケーブルを使用した FPGA インザループシミュレーションに必要です。	FPGA が SLD ハブを含む正しいプログラミングファイルでプログラムされていることを確認します。
リセットピンがRESETプッシュボタンに接続されていません(代替メッセージ:cosimブロックに「バージョンを取得できませんでした」と表示される）	最も可能性の高いシナリオは、イーサネットカードを変更したが FPGA を再プログラムしなかったことですが、他の理由も考えられます。	FPGA ボードマネージャーを使用して、カスタムボードまたは組み込みボードにリセットピンが指定されているかどうかを確認します。リセットピンが指定されている場合は、ボードの仕様マニュアルを参照して、どのプッシュボタンに接続されているかを確認します。
DUT にクロックイネーブル信号がない場合、FIL を実行すると散発的にデータの不一致が発生します。	DUT へのゲートクロックがタイミングを満たしていません。	DUT にクロックイネーブル信号を追加します。
Xilinx デバイスの場合、ワークフローは Vivado^® プロジェクトを生成しますが、ビットストリームの生成には失敗します。`ERROR: Synthesis failed`	Linux マシンで FIL ワークフローを実行すると、バックグラウンドで xterm が開き、ビットストリーム生成が実行されます。	Linux マシンに xterm をインストールします。