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FIL のトラブルシューティング

FIL プロセス (FIL ブロックの生成からシミュレーションの実行まで) 中にメッセージまたはエラーが発生した場合は、考えられる理由と解決策について次の表のいずれかを参照してください。

メッセージまたはエラー理由修正法
デザインがタイミング目標を満たしていません (このメッセージは FPGA デザイン ソフトウェアから生成されます)デザインがタイミング目標を満たしていないため、ソフトウェアはプログラミング ファイルを作成できませんでした。設計の一部を変更するか、別の開発ボードを使用してください。
ビットストリームのロードに失敗しましたlibusb Debian® は、 iMPACT™と互換性がありません。ISE ツールのXilinx®ディストリビューションの互換性については、Linux®ユーザー ドキュメントを参照してください。
最初のシミュレーション実行後、デザイン内の RAM がSimulink® RAM に一致しませんSimulink は毎回時刻 0 から始まります。これは、 Simulinkの RAM がゼロに初期化されることを意味します。ただし、ハードウェアではこれは当てはまりません。デザインに RAM がある場合、最初のシミュレーションはSimulinkと一致しますが、それ以降の実行は一致しない可能性があります。

回避策は、シミュレーションを再実行する前に FPGA をリロードすることです。

接続されたハードウェアからデータを受信しませんでした (イーサネット接続)シミュレーション中にホストと FPGA 開発ボード間の接続が失われました。このエラーは、不良なネットワーク インターフェイス カード (NIC)、不良なケーブル、または電源喪失によって発生する可能性があります。また、IP アドレス/MAC アドレスのバインディングが更新され、開発ボードからホストへのデータ送信が妨げられるオペレーティング システムの IP スタックの問題が原因である可能性もあります。

接続を再確立できるように、ケーブルと電源を確認してください。

ARP キャッシュ (アドレス バインディングを保持するテーブル) に静的エントリを設定することで、IP アドレス/MAC アドレスの更新の問題を回避できます。FIL ブロック マスクのHardware Informationセクションを調べて、IP アドレスと MAC アドレスを収集する必要があります。次の例では、IP アドレスのデフォルト値192.168.0.2と MAC アドレスのデフォルト00-0A-35-02-21-8Aを想定しています。

Windows®の場合: システム管理者権限を使用して、コマンド シェルで次のコマンドを実行します。

cmd> arp -s 192.168.0.2 00-0A-35-02-21-8A

操作の結果が期待どおりであることを確認するには、テーブルを調べて、出力に static エントリ タイプが示されていることを確認します。

  cmd> arp -a 192.168.0.2

Interface: 192.168.0.8 --- 0x16
Internet Address      Physical Address      Type
192.168.0.2           00-0a-35-02-21-8a     static

Linuxの場合: root として、または「sudo」権限を介して、コマンド シェルで次のコマンドを実行します (MAC アドレス区切り文字は「-」ではなく「:」であることに注意してください)。

sh> sudo /usr/sbin/arp -s 192.168.0.2 00:0A:35:02:21:8A

操作の結果が期待どおりであることを確認するには、テーブルを調べて、出力に静的なエントリ タイプが示されていることを確認します (PERM文字列で示されています)。

sh> sudo /usr/sbin/arp -a 192.168.0.2
       
? (192.168.0.2) at 00:0a:35:02:21:8a [ether] PERM on eth3
接続されたハードウェアからデータを受信しませんでした (設計周波数)設定された周波数が FIL ハードウェア設計に対して高すぎるか低すぎます。

次のワークフローのいずれかを使用して、デザインの周波数をデフォルトの 25MHz に設定し、デザインを再構築します。

  1. filWizard を使用する場合: FIL Optionsセクションで、 Advanced OptionsFPGA system clock frequency (MHz)を 25 に設定します。Nextをクリックし、残りの手順に進んでデザインを構築します。詳細については、FPGAインザループウィザードを参照してください。

  2. HDL ワークフロー アドバイザーを使用している場合: ステップ 1.2 で、 Target Frequency (MHz)を 25 に設定します。Run This Taskをクリックし、残りの手順に進んでデザインを構築します。詳細については、Simulinkの HDL ワークフロー アドバイザーを使用した FIL シミュレーションを参照してください。

共有ライブラリsld_hapi.dllのロードに失敗しました(JTAG接続)

Altera® Quartus® II 実行可能ファイルはシステム パス上にありません。

Altera Quartus II 実行可能ファイルをシステム パスに配置します。Linuxを使用する場合は、 Quartus MATLAB® II ライブラリが LD_LIBRARY_PATH 上にあることを確認してください。

共有ライブラリ libsld_hapi_dll_loader.so のロードに失敗しました (JTAG 接続)

考えられる理由は 2 つあります。

  • ホスト コンピュータ上のAltera Quartus II のバージョンはサポートされていません。

  • Altera Quartus II 実行可能ファイルはシステム パス上にありません。

  • ホスト コンピュータでAltera Quartus II バージョン 13.1 以降を使用していることを確認してください。

  • Quartusを開始する「前」に、LD_LIBRARY_PATH II ライブラリがMATLAB 上にあることを確認してください。

静的 TLS ではこれ以上オブジェクトをロードできません

特定のプロセスにロードできる、TLS 初期化を備えたライブラリの数は有限です。Altera Quartus II ライブラリが優先されるようにしてください。

Altera/15.0-mw-0/Linux/quartus/linux64/libjtag_client.soの場所をLD_PRELOADに追加します。次に、 MATLABを再起動します。

lzma_code@XZ_5.0 への未定義の参照 (JTAG 接続)Quartus II ライブラリ liblzma.so.5 は、liblzma.so.5 のLinux配布バージョンを覆い隠しました。LinuxのQuartus II ライブラリの前にLD_LIBRARY_PATH 配布ライブラリ パスを追加します。たとえば、/lib/x86_64-linux-gnu:$QUARTUS_PATH のようになります。
ホストコンピュータに接続されているJTAG通信ケーブルが見つかりません(JTAG接続)JTAGケーブルが接続されていません。JTAG ケーブルに欠陥がある可能性もあります。JTAG ダウンロード ケーブルを使用して、FPGA 開発ボードをコンピュータに接続します。
SLDハブ(JTAG接続)のオープンに失敗しましたSLDハブが欠品しています。Altera JTAG ケーブルを使用した FPGA インザループ シミュレーションに必要です。FPGA が、SLD ハブを含む正しいプログラミング ファイルでプログラムされていることを確認してください。
リセット ピンが RESET プッシュ ボタンに接続されていません (代替メッセージ:cosim ブロックに「バージョンを取得できませんでした」と表示される)最も可能性の高いシナリオは、イーサネット カードを変更したが FPGA を再プログラムしなかったということですが、他の理由も考えられます。FPGAボード マネージャーを使用して、カスタム ボードまたは組み込みボードに指定されたリセット ピンがあるかどうかを確認します。リセットピンが指定されている場合は、ボード仕様マニュアルを参照して、どのプッシュボタンに接続されているかを確認してください。
DUT にクロック イネーブル信号がない場合、FIL を実行すると散発的にデータの不一致が発生します。DUT へのゲート クロックがタイミングを満たしていません。クロック イネーブル信号を DUT に追加します。
Xilinxデバイスの場合、ワークフローはVivado®プロジェクトを生成しますが、ビットストリームの生成に失敗します。 ERROR: Synthesis failedLinuxマシンで FIL ワークフローを実行すると、xterm がバックグラウンドで開き、ビットストリーム生成が実行されます。xterm をLinuxマシンにインストールします。