Main Content

このページは機械翻訳を使用して翻訳されました。元の英語を参照するには、ここをクリックします。

FPGA インザループ ウィザード

既存の HDL ファイルから FPGA インザループ (FIL) ブロックまたは System object を生成します。

このページをすべて展開する

説明

FPGA インザループ (FIL) を使用すると、Xilinx®、Microchip、または Altera® FPGA ボード上で実行されている HDL 設計と同期された Simulink® または MATLAB® シミュレーションを実行できます。

シミュレータとボード間のこのリンクにより、次のことが可能になります。

  • HDL 実装を Simulink または MATLAB のアルゴリズムに対して直接検証します。

  • Simulink または MATLAB からのデータとテスト シナリオを FPGA 上の HDL 設計に適用します。

  • 既存の HDL コードを Simulink または MATLAB で開発中のモデルと統合します。

FPGA インザループ ウィザード アプリを開く

  • Simulink ツールストリップ: Apps タブの Verification, Validation and Test の下で、HDL Verifier アイコンをクリックします。左側のペインで FPGA-in-the-Loop (FIL) を選択し、 Import HDL Files をクリックします。

  • MATLAB コマンド プロンプト: 「filWizard」と入力します。FPGA デバイスを使用したシミュレーション用の FIL ブロックを作成するための HDL コードとすべての関連情報を提供します。

例

プログラムでの使用

すべて展開する

filWizard(filename) は、以前のセッションの構成ファイルを使用して FIL ウィザードを再起動します。各 FIL ウィザード セッションの終了時に、ツールはセッション情報を含む MAT ファイルを保存します。この MAT ファイルを使用して、後でセッションを復元できます。

バージョン履歴

R2012b で導入

参考

トピック