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HDL Verifier

HDL検証アーティファクトを生成し、Simulinkサブシステムから検証ワークフローに従う

R2020b 以降

説明

HDL Verifier アプリを使用すると、Simulink^® サブシステムから SystemVerilog DPI コンポーネント、HDL Cosimulation ブロック、または FPGA-in-the-loop ブロックを生成できます。次に、アプリは HDL の検証に必要なワークフローをガイドします。

左側のペインの HDL Verifier Mode の下にある HDL Verifier™ ワークフローを選択します。

• HDL Cosimulation — HDL Cosimulation ブロックを生成するにはこのオプションを選択します。ツールストリップのセクションに従って HDL コシミュレーションを準備および実行し、結果を表示します。

• DPI Component Generation — SystemVerilog DPI コンポーネントを生成するには、このオプションを選択します。ツールストリップのセクションに従ってコンポーネントを準備および生成し、結果を表示します。

• FPGA-in-the-Loop (FIL) — FIL Simulation ブロックを生成するにはこのオプションを選択します。ツールストリップのセクションに従って、設計を FPGA ボードにロードし、FIL シミュレーションを準備して実行し、結果を確認します。

×

HDL Verifier アプリを開く

Simulink ツールストリップ: Apps タブの Code verification, validation, and test の下で、HDL Verifier をクリックします。HDL Verifier アプリは、Simulink ツールストリップの独自のタブで開きます。

例

• SystemVerilog DPI コンポーネント生成を始める
• Simulink HDL コシミュレーションを始める
• FPGA インザループを使用した PID コントローラの HDL 実装の検証

バージョン履歴

R2020b で導入

R2023b: DPIコンポーネントの生成にはASICテストベンチが必要

DPI および UVM コンポーネント生成機能にアクセスするには、ASIC Testbench for HDL Verifier アドオンをダウンロードする必要があります。

R2023b: Simulink FPGAインザループワークフローのツールストリップサポート

Simulink を使用して FPGA インザループにアクセスするには、HDL Verifier アプリを開き、HDL Verifier Mode ペインで FPGA-in-the-Loop を選択します。

R2021a: Simulink HDL コシミュレーション ワークフローのツールストリップ サポート

Simulink を使用した HDL 協調シミュレーションにアクセスするには、HDL Verifier アプリを開き、HDL Verifier Mode ペインで HDL Cosimulation を選択します。

参考

トピック

• Simulink による DPI コンポーネント生成