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HDL Verifier

HDL 検証アーティファクトを生成し、 Simulinkサブシステムからの検証ワークフローに従います。

R2020b 以降

説明

HDL Verifierアプリを使用すると、Simulink^®から SystemVerilog DPI コンポーネント、 HDL Cosimulationブロック、またはFPGA-in-the-loopブロックを生成できます。 $$$サブシステム。その後、アプリは、HDL を検証するために必要なワークフローを案内します。

左側のペインのHDL Verifier™ のHDL Verifier Mode ワークフローを選択します。

• HDL Cosimulation — HDL Cosimulationブロックを生成するには、このオプションを選択します。ツールストリップのセクションに従って HDL コシミュレーションを準備して実行し、結果を表示します。

• DPI Component Generation — SystemVerilog DPI コンポーネントを生成するには、このオプションを選択します。ツールストリップのセクションに従ってコンポーネントを準備および生成し、結果を表示します。

• FPGA-in-the-Loop (FIL) — FIL Simulationブロックを生成するには、このオプションを選択します。ツールストリップのセクションに従って、FPGA ボードにデザインをロードし、FIL シミュレーションを準備して実行し、結果を確認します。

×

HDL Verifier アプリを開く

Simulink ツールストリップ: [Apps]タブのCode verification, validation, and testで、 HDL Verifierをクリックします。HDL VerifierアプリがSimulinkツールストリップの独自のタブで開きます。

例

• SystemVerilog DPI コンポーネントの生成を開始する
• Simulink HDL コシミュレーションを始めましょう
• Verify HDL Implementation of PID Controller Using FPGA-in-the-Loop

バージョン履歴

R2020b で導入

R2023b: DPI コンポーネントの生成には ASIC テストベンチが必要です

DPI および UVM コンポーネント生成機能にアクセスするには、 ASIC Testbench for HDL Verifierアドオンをダウンロードする必要があります。

R2023b: FPGA インザループ ワークフローのSimulinkツールストリップ サポート

Simulinkを使用して FPGA インザループにアクセスするには、 HDL Verifierアプリを開き、 FPGA-in-the-LoopペインでHDL Verifier Modeを選択します。

R2021a: HDL コシミュレーション ワークフローのSimulinkツールストリップのサポート

Simulinkを使用した HDL コシミュレーションにアクセスするには、 HDL Verifierアプリを開き、 HDL CosimulationペインでHDL Verifier Modeを選択します。

参考

トピック

• Simulinkによる DPI コンポーネントの生成