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HDL Verifier
HDL検証アーティファクトを生成し、Simulinkサブシステムから検証ワークフローに従います。
説明
HDL Verifier アプリを使用すると、Simulink® サブシステムからSystemVerilog DPI コンポーネント、HDL Cosimulation ブロック、または FPGA-in-the-loop ブロックを生成できます。次に、アプリが HDL の検証に必要なワークフローをガイドします。
左側のペインの HDL Verifier のモード の下の HDL Verifier™ ワークフローを選択します。
HDL コシミュレーション — HDL Cosimulation ブロックを生成するには、このオプションを選択します。ツールストリップのセクションに従って HDLコシミュレーションを準備および実行し、結果を表示します。
DPI コンポーネントの生成 — SystemVerilog DPI コンポーネントを生成するには、このオプションを選択します。ツールストリップのセクションに従ってコンポーネントを準備および生成し、結果を表示します。
FPGA-in-the-Loop (FIL) — FIL Simulation ブロックを生成するにはこのオプションを選択します。ツールストリップのセクションに従って、デザインを FPGA ボードにロードし、FIL シミュレーションを準備して実行し、結果を確認します。
HDL Verifier アプリを開く
Simulink ツールストリップ: アプリ タブの コードの検証、妥当性確認、テスト の下で、HDL Verifier をクリックします。HDL Verifier アプリは、Simulink ツールストリップの独自のタブで開きます。
