Simulink サブシステムの DPI 生成

この例では、SystemVerilog DPI-C コンポーネント生成を使用して動作テストベンチを構築する方法を示します。このテスト ベンチは、64-QAM 送信機および受信機の合成可能な HDL コードの検証に使用されます。

この例では、ツールの自動化を通じて基礎となるモデルの同期を維持しながら、複数の設計ドメインで連続時間線形イコライザー (CTLE) をシミュレートします。Simulink® アーキテクチャ モデルは、望ましいアナログ回路の動作の高レベル仕様として機能します。HDL Verifier™ を使用して、スタンドアロン CTLE モデルを SystemVerilog 動作モデルにエクスポートします。エクスポートされたモデルを使用すると、アナログ回路を設計する前に、アナログ キャリブレーションのための早期のデジタル制御開発が可能になります。CTLE の回路実装は、アナログ シミュレーションを使用して (オフラインで) 特性評価されます。特性評価の結果は、建築モデルにフィードバックされます。これにより、仕様ベースの Simulink モデルが回路表現モデルに変換されます。この例では、CTLE の仕様と回路を代表するモデルの両方が提供されています。HDL Verifier を使用して SystemVerilog 動作モデルを再生成します。このモデルは、仕様ベースの SystemVerilog モデルを回路を表す SystemVerilog モデルに変換し、混合信号検証に使用できます。この自動化により、アーキテクチャ、動作、回路モデルの同期が維持されます。

この例では、ツールの自動化によって基礎となるモデルの同期を維持しながら、複数の設計ドメインで連続時間線形イコライザー (CTLE) をシミュレートするワークフローを示します。

この例では、Mixed-Signal Blockset™ の時間インターリーブ アナログ/デジタル コンバーター (ADC) を使用して、不一致のインターリーブ ADC パスのオフセットおよびゲイン キャリブレーション エンジンを開発する方法を示します。IBIS-AMI エクスポート用のタイムインターリーブ ADC のアーキテクチャ表現については、ADC IBIS-AMI Model Based on COM (SerDes Toolbox) および Architectural 112G PAM4 ADC-Based SerDes Model (SerDes Toolbox) の例を参照してください。

この例では、SerDes Toolbox™ のブロックを使用して、アーキテクチャ的に代表的な 100 Gb/s デュアル サミング ノード DFE PAM4 SerDes レシーバー モデル用のビット精度の決定フィードバック イコライザー (DFE) 適応エンジンを設計する方法を示します。このビット精度の DFE 適応エンジンは、ASIC または FPGA での実装に適した合成可能な RTL コードを生成します。DFE モデルの実装を代表するデータパスにより、適応エンジンは主要な設計面を反映できるようになります。PAM4 しきい値回復、DFE タップ重み調整、およびクロック位相感度。

この例では、DPI コンポーネントの SystemVerilog インターフェイスでビットまたはロジック ベクター データ型を生成する方法を示します。この機能は、DPI コンポーネントをテストベンチに統合するためにポートの正確な幅が重要な場合に役立ちます。

この例では、SystemVerilog DPI コンポーネント生成プロセスで生成された SystemVerilog コードをカスタマイズする方法を示します。

この例では、Simulink® モデルのアサーションからネイティブ SystemVerilog アサーションを生成する方法を示します。この機能は、Simulink と HDL テスト環境で同じアサーション動作が必要な場合に役立ちます。

この例では、モデル シミュレーションを使用してプロジェクター制御システムをテストする方法と、テスト シーケンス ブロックで指定されているコントローラーの高レベル要件の一部に対して SystemVerilog DPI コンポーネントを生成する方法を示します。これにより、モデル シミュレーションに使用される要件検証を最小限の労力で HDL シミュレーターで再利用できるようになります。

この例では、SystemVerilog DPI コンポーネントを使用して HDL 環境で 5G ワイヤレス アプリケーションを検証する方法を示します。

この例では、HDL Verifier™ ソフトウェアを使用して、Simulink® モデルから SystemVerilog DPI コンポーネントとして再利用可能な検証コンポーネントを生成する方法を示します。MATLAB-to-UVMF (mtlb2uvmf) ワークフローを使用して、Universal Verification Methodology (UVM) テストベンチを迅速に作成します。mtlb2uvmf ワークフローの詳細については、Siemens Verification Academy の MathWorks Integration を参照してください。