SystemVerilog DPI テストベンチ

このページは機械翻訳を使用して翻訳されました。元の英語を参照するには、ここをクリックします。

HDL Verifier™ は、C 言語コンポーネントを生成し、それをダイレクトプログラミングインターフェイス (DPI) を使用して SystemVerilog テストベンチに統合する 2 種類のテストベンチを提供します。1 つのテストベンチは、生成された C コンポーネントを Simulink^® サブシステムから保存されたデータベクトルに対して検証します。もう一方のテストベンチは、生成された HDL コードを、Simulink モデル全体から生成された C コンポーネントに対して検証します。

コンポーネントテストベンチ — DPI コンポーネントとして使用するために Simulink サブシステムから C コンポーネントを生成する場合、オプションで SystemVerilog テストベンチを生成できます。テストベンチは、生成された DPI コンポーネントを Simulink モデルのデータベクトルに対して検証します。この機能は、[モデル構成パラメータ] ダイアログボックスの [Code Generation] で使用できます。SystemVerilog DPIコンポーネントを生成するを参照してください。
HDL コードテストベンチ — HDL Coder™ を使用してサブシステムから HDL コードを生成する場合、オプションで SystemVerilog テストベンチを生成できます。このテストベンチは、HDL 実装の出力を Simulink モデルの結果と比較します。この機能には、HDL ワークフローアドバイザーの [HDL コード生成] 、 [テストベンチオプションを設定]、または [モデルコンフィギュレーションパラメーター] ダイアログボックスの [HDL コード生成] 、 [テストベンチ] からアクセスできます。あるいは、コマンドラインアクセスの場合は、makehdltb (HDL Coder) の GenerateSVDPITestBench プロパティを設定します。Verify HDL Design Using SystemVerilog DPI Test Bench (HDL Coder)を参照してください。

どちらのタイプのテストベンチにも、Simulink Coder™ ライセンスと ASIC Testbench for HDL Verifier アドオンが必要です。

制限

HDL Verifier は、SystemVerilog で行列とベクトルを 1 次元配列に変換します。たとえば、Simulink の 4 行 2 列の行列は、SystemVerilog では 8 要素の 1 次元配列に変換されます。
以下のサブシステムは DPI テストベンチの生成をサポートしていません。
- トリガーサブシステム
- 有効なサブシステム
- アクションポート付きサブシステム

コンポーネントテストベンチ

SystemVerilog DPI コンポーネントジェネレーターはテストベンチも作成します。このテストベンチを使用すると、生成された SystemVerilog コンポーネントが元の Simulink サブシステムと機能的に同等であることを確認できます。テストベンチは、Simulink シミュレーションからのデータベクトルを保存し、刺激として適用し、コンポーネントの出力と照合します。このテストベンチは、独自のアプリケーション用のシステムテストベンチの代わりとして使用することを意図したものではありません。ただし、生成されたテストベンチを独自のシステムテストベンチの開始例として使用できます。

モデル内のテストポイントでログ記録を有効にすると、生成されたテストベンチは、SystemVerilog コンポーネント内の信号値を Simulink から記録された値と比較します。

メモ

HDL Verifier は、カスタム生成された SystemVerilog コードのテストベンチ生成をサポートしていません。カスタマイズを参照してください。

マルチレートコンポーネントテストベンチ

サブシステムに複数のサンプルレートを持つ信号が含まれている場合、生成されたテストベンチにはタイミングコントローラーモジュールが含まれます。タイミングコントローラは適切なレートで入力クロック信号を生成します。入力刺激と予想されるデータ出力は、サンプルレートに応じて適用され、チェックされます。

HDL コードテストベンチ

HDL Coder を使用してサブシステムから HDL コードを生成すると、SystemVerilog DPI テストベンチも生成できます。このテストベンチは、HDL 実装の出力を Simulink モデルの結果と比較します。コーダは、DUT サブシステムの C コードに加えて、入力刺激を生成するモデルの部分の C コードも生成します。このテストベンチの生成は、大規模なデータセットのデフォルトの HDL テストベンチよりも高速です。この利点は、コーダが入力データベクトルと出力データベクトルを取得するために Simulink モデルを実行しないためです。生成された C コンポーネントは、入力刺激と出力結果を計算して、HDL 実装と比較します。

生成された SystemVerilog テストベンチには以下が含まれます。

サブシステム用に生成された Verilog^® または VHDL^® コード
生成されたCコンポーネント
HDL コードの出力と C コンポーネントの出力を比較するコード。

このテストベンチを実行して、生成された HDL コードが Simulink モデルと同じアルゴリズムを実装していることを確認します。