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Simulink サブシステムの DPI 生成
Simulink サブシステムから生成された DPI コンポーネントは、次の 2 つの方法で使用できます。
SystemVerilog DPI コンポーネントをエクスポート - このコンポーネントを動作モデルとして HDL シミュレーションに統合できます。コンポーネント ジェネレーターは、テストポイントと調整可能なパラメーターをサポートします。生成された DPI コンポーネントをサブシステムのデータ ベクトルに対して検証するSystemVerilogテストベンチを生成することもできます。SystemVerilog DPIコンポーネントを生成するを参照してください。
SystemVerilog DPI テストベンチの生成 (HDL Coder™ を使用) — このテストベンチを使用して、DUT およびデータ ソースを含む Simulink モデル全体から生成された C コードを使用して、生成された HDL コードを検証します。Verify HDL Design Using SystemVerilog DPI Test Bench (HDL Coder)を参照してください。
Simulink による DPI コンポーネント生成を参照してください。
この機能を使用するには、ASIC Testbench for HDL Verifier アドオンをダウンロードしてインストールしてください。この機能には Simulink Coder™ も必要です。
すべての DPI 生成機能が MATLAB® Online™ で使用できるわけではありません。
アプリ
| HDL Verifier | HDL検証アーティファクトを生成し、Simulinkサブシステムから検証ワークフローに従います。 |
ブロック
| Assertion | SimulinkアサーションからSystemVerilogアサーションを生成する |
モデル設定
| 生成された SystemVerilog コードをカスタマイズ | Choice to customize the generated SystemVerilog code |
| ソース ファイル テンプレート | File name and location of the template you want to use for customizing the generated SystemVerilog code |
| ランタイム エラーのレポート | Exports run-time errors |
| Severity | Severity for run-time errors |
| テスト ベンチを生成 | Generates a testbench for the DPI component |
| 浮動小数点許容誤差 | Numeric tolerance when comparing floating point values from Simulink output with the DPI component outputs running in the HDL simulator (R2025a 以降) |
| HDL シミュレーター | HDL simulator to use when simulating the testbench in MATLAB |
| テスト ポイントへのアクセス関数を生成 | Type of test point access functions to generate in the SystemVerilog DPI component |
| 端子のデータ型 | SystemVerilog data type used for ports that have fixed-point data |
| 接続 | How signals are connected when the module is instantiated |
| 複合データ型 | How the SystemVerilog ports are generated when your Simulink model includes a port which is a Nonvirtual bus or a complex data type |
| 行列およびベクトル端子のスカラー化 | Choice for how ports are generated when your Simulink model includes a port which is an array or matrix data type |
| コンポーネント テンプレート タイプ | Template for SystemVerilog DPI generation |
トピック
DPIコンポーネントの生成と検証
- Simulink による DPI コンポーネント生成
Simulink Coder ライセンスをお持ちの場合は、2 つの方法のいずれかを使用して SystemVerilog DPI コンポーネントを生成できます。 - SystemVerilog DPI テストベンチ
2 種類の SVDPI テストベンチから選択します。 - SystemVerilog DPIコンポーネントを生成する
Simulink から DPI コンポーネントを生成し、さまざまな構成パラメータを調べます。 - SystemVerilogで生成された DPI 関数を使用する
生成された DPI コンポーネントをSystemVerilog環境にエクスポートする方法。 - 生成されたコンポーネントをSimulinkデータに対して検証する
ModelSim™ または Questa™ を GUI モードで起動します。 - Simulink Test ベンチから SystemVerilog アサーションを生成する
Simulink 環境から SystemVerilog アサーションを生成します。
高度な DPI オプション
- クロスプラットフォームDPIコンポーネントを生成する
MATLAB ホスト マシンとは異なるオペレーティング システム用の DPI コンポーネントを生成します。 - 生成された SystemVerilog コードをカスタマイズする
生成された SystemVerilog コードをカスタマイズする方法について説明します。 - シミュレーション中にゲインパラメータを調整する
パラメータへの調整可能なアクセスを提供する DPI コンポーネントを生成します。 - SystemVerilog DPI コンポーネント テスト ポイント アクセス
モデル内の内部信号をテスト ポイントとして指定し、SystemVerilog DPI ジェネレーターを構成して 1 つ以上のアクセス関数を作成できます。 - SystemVerilogアサーションと機能カバレッジを生成する
verifyステートメントとモデル検証ブロックから SystemVerilog 即時アサーションを生成し、機能カバレッジ情報を収集します (Simulink Test™ ライセンスが必要です)。
生成された HDL コードをSystemVerilog DPI テストベンチで検証する (HDL Coder ライセンスが必要)
- Verify HDL Design Using SystemVerilog DPI Test Bench (HDL Coder)
This example shows how to use SystemVerilog DPI test bench for verification of HDL code where a large data set is required. - HDL ワークフロー アドバイザーを使用したテスト ベンチの生成とコード カバレッジの有効化 (HDL Coder)
HDL ワークフロー アドバイザーを使用して生成された HDL コード用にテスト ベンチとコード カバレッジを生成します。
注目の例
QAM トランシーバー モデル用の HDL テスト ベンチを構築する
この例では、SystemVerilog DPI-C コンポーネント生成を使用して動作テストベンチを構築する方法を示します。このテスト ベンチは、64-QAM 送信機および受信機の合成可能な HDL コードの検証に使用されます。
アーキテクチャ、動作、回路ドメインにおけるスタンドアロンCTLEの検証
この例では、ツールの自動化を通じて基礎となるモデルの同期を維持しながら、複数の設計ドメインで連続時間線形イコライザー (CTLE) をシミュレートします。Simulink® アーキテクチャ モデルは、望ましいアナログ回路の動作の高レベル仕様として機能します。HDL Verifier™ を使用して、スタンドアロン CTLE モデルを SystemVerilog 動作モデルにエクスポートします。エクスポートされたモデルを使用すると、アナログ回路を設計する前に、アナログ キャリブレーションのための早期のデジタル制御開発が可能になります。CTLE の回路実装は、アナログ シミュレーションを使用して (オフラインで) 特性評価されます。特性評価の結果は、建築モデルにフィードバックされます。これにより、仕様ベースの Simulink モデルが回路表現モデルに変換されます。この例では、CTLE の仕様と回路を代表するモデルの両方が提供されています。HDL Verifier を使用して SystemVerilog 動作モデルを再生成します。このモデルは、仕様ベースの SystemVerilog モデルを回路を表す SystemVerilog モデルに変換し、混合信号検証に使用できます。この自動化により、アーキテクチャ、動作、回路モデルの同期が維持されます。
アーキテクチャ、動作、回路ドメインにおける SerDes Toolbox CTLE の検証
この例では、ツールの自動化によって基礎となるモデルの同期を維持しながら、複数の設計ドメインで連続時間線形イコライザー (CTLE) をシミュレートするワークフローを示します。
アーキテクチャ、動作、回路領域におけるマルチパスADCの検証
この例では、Mixed-Signal Blockset™ の時間インターリーブ アナログ/デジタル コンバーター (ADC) を使用して、不一致のインターリーブ ADC パスのオフセットおよびゲイン キャリブレーション エンジンを開発する方法を示します。IBIS-AMI エクスポート用のタイムインターリーブ ADC のアーキテクチャ表現については、ADC IBIS-AMI Model Based on COM (SerDes Toolbox) および Architectural 112G PAM4 ADC-Based SerDes Model (SerDes Toolbox) の例を参照してください。
デュアルサミングノードDFEのHDLを生成する
この例では、SerDes Toolbox™ のブロックを使用して、アーキテクチャ的に代表的な 100 Gb/s デュアル サミング ノード DFE PAM4 SerDes レシーバー モデル用のビット精度の決定フィードバック イコライザー (DFE) 適応エンジンを設計する方法を示します。このビット精度の DFE 適応エンジンは、ASIC または FPGA での実装に適した合成可能な RTL コードを生成します。DFE モデルの実装を代表するデータパスにより、適応エンジンは主要な設計面を反映できるようになります。PAM4 しきい値回復、DFE タップ重み調整、およびクロック位相感度。
ビットベクターとロジックベクターのデータ型を生成する
この例では、DPI コンポーネントの SystemVerilog インターフェイスでビットまたはロジック ベクター データ型を生成する方法を示します。この機能は、DPI コンポーネントをテストベンチに統合するためにポートの正確な幅が重要な場合に役立ちます。
生成された SystemVerilog コードのカスタマイズの開始
この例では、SystemVerilog DPI コンポーネント生成プロセスで生成された SystemVerilog コードをカスタマイズする方法を示します。
Simulink からネイティブ SystemVerilog アサーションを生成する
この例では、Simulink® モデルのアサーションからネイティブ SystemVerilog アサーションを生成する方法を示します。この機能は、Simulink と HDL テスト環境で同じアサーション動作が必要な場合に役立ちます。
Simulink Test verify 呼び出しから SystemVerilog で機能カバレッジを生成する
この例では、モデル シミュレーションを使用してプロジェクター制御システムをテストする方法と、テスト シーケンス ブロックで指定されているコントローラーの高レベル要件の一部に対して SystemVerilog DPI コンポーネントを生成する方法を示します。これにより、モデル シミュレーションに使用される要件検証を最小限の労力で HDL シミュレーターで再利用できるようになります。
SystemVerilog DPI を使用して 5G ワイヤレス アプリケーションを検証する
この例では、SystemVerilog DPI コンポーネントを使用して HDL 環境で 5G ワイヤレス アプリケーションを検証する方法を示します。
SystemVerilog DPI を UVM フレームワーク ワークフローに統合する
この例では、HDL Verifier™ ソフトウェアを使用して、Simulink® モデルから SystemVerilog DPI コンポーネントとして再利用可能な検証コンポーネントを生成する方法を示します。MATLAB-to-UVMF (mtlb2uvmf) ワークフローを使用して、Universal Verification Methodology (UVM) テストベンチを迅速に作成します。mtlb2uvmf ワークフローの詳細については、Siemens Verification Academy の MathWorks Integration を参照してください。
