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Assertion
SimulinkアサーションからSystemVerilogアサーションを生成する
アドオンが必要: この機能には ASIC Testbench for HDL Verifier アドオンが必要です。
ライブラリ:
HDL Verifier /
For Use with DPI-C SystemVerilog
説明
Assertion ブロックは、入力信号がゼロ以外であることを示します。入力がゼロの場合、ブロックはデフォルトでシミュレーションを停止し、エラー メッセージを表示します。DPI-C SystemVerilog コンポーネントを生成すると、ブロックは即座に SystemVerilog アサーションを作成します。ブロック パラメータを使用すると、次のことが可能になります。
アサーションを有効または無効にします。
アサーションが失敗したときに評価する Simulink® の MATLAB® 式を指定します。
Simulink を選択すると、シミュレーションを停止するか、アサーションが失敗したときに警告を表示しながら続行するかを選択できます。
DPI-C パラメータを使用してランタイム オプションを制御します。
生成されたアサーションの重大度を指定します。
アサーションが失敗した場合のカスタム メッセージまたはアクションを指定します。
端子
入力
パラメーター
バージョン履歴
R2018a で導入