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UVMの生成
Simulinkモデルからユニバーサル検証手法 (UVM) テスト コンポーネントとテスト対象動作設計 (DUT) を生成します。生成されたコンポーネントは 2 つの方法で使用できます。
テストベンチとビヘイビア (DUT) を使用して UVM 最上位モデルを生成します。生成された UVM トップ モジュールをテスト環境として使用し、生成された動作 DUT を独自のシミュレーション モデルに置き換えます。
UVM テスト コンポーネントを生成し、既存の UVM 環境に統合します。
この機能を使用するには、 ASIC Testbench for HDL Verifierアドオンをダウンロードしてインストールします。この機能にはSimulink Coder™も必要です。
関数
uvmbuild | Simulinkモデルから UVM テストベンチを生成 (R2019b 以降) |
ブロック
Sequence Feedback | UVM テストベンチ モデルのスコアボードとシーケンスの間を接続する (R2023a 以降) |
オブジェクト
uvmcodegen.uvmconfig | UVM 構成オブジェクト (R2020b 以降) |
svdpiConfiguration | MATLABから UVM および SystemVerilog コンポーネントを生成するためのワークフローを構成する (R2023a 以降) |
トピック
- UVM コンポーネント生成の概要
Simulinkモデルから Universal Verification Methodology (UVM) 環境を生成します。
- 生成された UVM コードをカスタマイズする
UVM テストベンチを生成するときに、ファイル バナーと HDL シミュレーション タイムスケールをカスタマイズします。
- SystemVerilog アサーションと機能カバレッジの生成
verify
ステートメントとモデル検証ブロックから SystemVerilog 即時アサーションを生成し、機能カバレッジ情報を収集します ( Simulink Test™ライセンスが必要です)。 - 調整可能なパラメーターを使用して UVM シミュレーションを一般化する
Simulink調整可能パラメーターから UVMパラメーターを生成します。
- シーケンス サブシステムの調整可能なパラメーター
Simulink調整可能パラメーターから UVM シーケンスでランダム制約パラメーターを生成します。
- スコアボードサブシステムの調整可能なパラメーター
Simulink調整可能パラメーターから UVM スコアボードにランダムな制約パラメーターを生成します。
- SystemVerilog および UVM テンプレート エンジン
テンプレートを使用して、 MATLABからカスタマイズ可能な SystemVerilog モジュールと UVM コンポーネントを生成します。
- テンプレート エンジンの言語構文
テンプレート変数の定義と使用法。
- クロスプラットフォーム UVM コンポーネントの生成
Linux® Windows® オペレーティング システム用の UVM コンポーネントを生成します。