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UVMの生成

Simulink®サブシステムから UVM コンポーネントを生成

Simulinkモデルからユニバーサル検証手法 (UVM) テスト コンポーネントとテスト対象動作設計 (DUT) を生成します。生成されたコンポーネントは 2 つの方法で使用できます。

  • テストベンチとビヘイビア (DUT) を使用して UVM 最上位モデルを生成します。生成された UVM トップ モジュールをテスト環境として使用し、生成された動作 DUT を独自のシミュレーション モデルに置き換えます。

  • UVM テスト コンポーネントを生成し、既存の UVM 環境に統合します。

この機能を使用するには、 ASIC Testbench for HDL Verifierアドオンをダウンロードしてインストールします。この機能にはSimulink Coder™も必要です。

関数

uvmbuildSimulinkモデルから UVM テストベンチを生成 (R2019b 以降)

ブロック

Sequence FeedbackUVM テストベンチ モデルのスコアボードとシーケンスの間を接続する (R2023a 以降)

オブジェクト

uvmcodegen.uvmconfigUVM 構成オブジェクト (R2020b 以降)
svdpiConfigurationMATLABから UVM および SystemVerilog コンポーネントを生成するためのワークフローを構成する (R2023a 以降)

トピック