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uvmbuild
Simulink モデルから UVM テストベンチを生成する
アドオンが必要: この機能には ASIC Testbench for HDL Verifier アドオンが必要です。
説明
uvmbuild( は、ユニバーサル検証方法論 (UVM) テスト ベンチとテスト対象の動作設計 (DUT) を含む SystemVerilog トップ モジュールを生成します。UVM テスト ベンチには、シーケンス、スコアボード、モニター、およびドライバーが含まれています。dut,sequence,scoreboard)uvmbuild 関数は以下をマップします:
Simulink® DUT サブシステムを生成された SystemVerilog DPI 動作 DUT に
Simulink シーケンス サブシステムを UVM シーケンス ブロックに接続
Simulink スコアボード サブシステムを UVM スコアボードに
uvmbuild(___, は、前の構文の入力引数に加えて、1 つ以上の名前と値のペアの引数を使用してオプションを指定します。たとえば、Name,Value)'Driver','mySLTopModule/myDriver' は、'mySLTopModule/myDriver' として指定された Simulink サブシステムから UVM ドライバーを生成します。
例
Simulink モデル構造
この例では、これら 3 つのサブシステムを含む Simulink® モデルを使用します。
DUT の刺激を生成するシーケンス サブシステム。
HDL 設計を表す DUT サブシステム。
出力を収集してチェックするスコアボード サブシステム。この例では、DUT は単純な遅延ブロックです。
open_system('hdlv_uvmbuild');
UVMテストベンチを生成する
この Simulink モデルから UVM テスト ベンチを生成し、DUT、シーケンス、スコアボード サブシステムへのパスを指定します。
uvmbuild('hdlv_uvmbuild/DUT','hdlv_uvmbuild/Sequence','hdlv_uvmbuild/Scoreboard');
生成された出力を観察する
uvmbuild 関数は、uvm_testbench ディレクトリを含む hdlv_uvmbuild_uvmbuild という名前のディレクトリを作成します。uvm_testbench ディレクトリにはこれらのサブディレクトリが含まれます。
topディレクトリには、SystemVerilog トップ モジュールと、HDL シミュレーション環境で実行するために生成されたスクリプトが含まれています。DPI_dutディレクトリには、SystemVerilog-DPI 動作 DUT が含まれています。sequenceディレクトリには、生成されたシーケンス トランザクション タイプと、トランザクションを DUT に駆動する UVM シーケンサーが含まれています。scoreboardディレクトリには、生成された UVM スコアボードが含まれています。uvm_artifactsディレクトリには、UVM 環境に必要なモニター、ドライバー、エージェントなどの UVM コンポーネントが含まれています。
生成されたUVMテストベンチを実行する
Modelsim® または Questasim を GUI モードで起動します。
HDLシミュレータで、最上位ディレクトリに移動します:
cd hdlv_uvmbuild_uvmbuild\uvm_testbench\top\HDLシミュレーターで、次のコマンドを入力してシミュレーションを実行します:
do run_tb_mq.do
