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HDL Verifier

RTL バグを検出し、ASIC または FPGA のテストベンチを生成します

HDL Verifier™ を使用すると、システム レベルの設計環境を HDL 設計環境で再利用できます。MATLAB® および Simulink® のゴールデン リファレンス モデルに対して RTL 設計をテストおよび検証し、シミュレータまたはハードウェアで設計をデバッグし、テストベンチと検証用 IP を生成できます。

HDL Verifier を使用すると、HDL シミュレータで実行される RTL デザインと MATLAB および Simulink で実行されるテストベンチを使用して、FPGA、ASIC、および SoC デザインを検証できます。これらのテストベンチを AMD®、Altera®、および Microchip FPGA 開発ボードで再利用して、ハードウェア実装を検証し、内部信号をプローブして設計をデバッグすることができます。また、MATLAB および Simulink から Universal Verification Methodology (UVM) コンポーネントを生成し、 SystemVerilog 検証環境で使用することもできます。これらの機能はすべて、既存の HDL コードおよび HDL Coder™ によって生成されたコードと互換性があります。

Workflow chart showing HDL Verifier on the left, with arrows leading to three workflows: 1. Algorithm Verification, 2. FPGA debug, 3. Verification IP Export

HDL Verifier 入門

HDL Verifier の基礎を学ぶ

アルゴリズム検証

FPGAまたはHDLシミュレーションと同期してMATLABまたはSimulinkを実行する

FPGA デバッグ

FPGAボードをMATLABまたはSimulinkに接続してハードウェア設計をデバッグする

検証用 IP のエクスポート

ASIC および高度な FPGA 設計用のテストベンチを生成

生成されたHDLコードの検証

HDL Coder で生成された HDL コードを検証するためのテストベンチを生成する

HDL Verifier でサポートされているハードウェア

AMD、Intel®、 Microchip FPGA および SoC デバイスなどのサードパーティ製ハードウェアのサポート