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検証IPのエクスポート

ASICおよび高度なFPGA設計用のテストベンチを生成する

MATLAB® または Simulink® からテスト コンポーネントと検証モデルを生成します。コンポーネントを Universal Verification Methodology (UVM) または SystemVerilog 環境にエクスポートします。これらのモデルは HDL シミュレーターでネイティブに実行されます。

  • MATLAB および Simulink から SystemVerilog ダイレクト プログラミング インターフェイス (DPI) コンポーネントを生成します。詳細は、SystemVerilog DPI コンポーネントの生成を参照してください。

  • MATLAB および Simulink から UVM コンポーネントまたは環境を生成します。詳細は、UVM コンポーネント生成の概要を参照してください。

  • Simulink から SystemC™ TLM 互換のトランザクション レベル モデルをエクスポートします。詳細は、TLM コンポーネント生成を参照してください。

この機能を使用するには、ASIC Testbench for HDL Verifier アドオンをダウンロードしてインストールしてください。

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