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検証用 IP のエクスポート

ASIC および高度な FPGA 設計用のテストベンチを生成

MATLAB® または Simulink® からテストコンポーネントと検証モデルを生成します。コンポーネントを Universal Verification Methodology (UVM) またはSystemVerilog環境にエクスポートします。これらのモデルは HDL シミュレーターでネイティブに実行されます。

  • MATLAB および Simulink からSystemVerilogダイレクト プログラミング インターフェイス (DPI) コンポーネントを生成します。詳細については、SystemVerilog DPI コンポーネントの生成を参照してください。

  • MATLAB および Simulink から UVM コンポーネントまたは環境を生成します。詳細については、UVM コンポーネント生成の概要を参照してください。

  • Simulink から SystemC™ TLM 互換のトランザクション レベル モデルをエクスポートします。詳細については、TLM コンポーネント生成を参照してください。

この機能を使用するには、ASIC Testbench for HDL Verifier アドオンをダウンロードしてインストールしてください。

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