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UVM を生成
Simulink モデルから、Universal Verification Methodology (UVM)テストコンポーネントとテスト対象の動作設計 (DUT) を生成します。生成されたコンポーネントは 2 つの方法で使用できます。
テストベンチと動作 (DUT) を使用して UVM トップ モデルを生成します。生成された UVM トップ モジュールをテスト環境として使用し、生成された動作 DUT を独自のシミュレーション モデルに置き換えます。
UVMテストコンポーネントを生成し、既存の UVM 環境に統合します。
この機能を使用するには、ASIC Testbench for HDL Verifier アドオンをダウンロードしてインストールしてください。この機能には Simulink Coder™ も必要です。
すべての UVM 生成機能が MATLAB Online™ で使用できるわけではありません。
関数
ブロック
| Sequence Feedback | UVM テストベンチモデルでスコアボードとシーケンスを接続する (R2023a 以降) |
オブジェクト
uvmcodegen.uvmconfig | UVM 構成オブジェクト |
svdpiConfiguration | MATLAB から UVM および SystemVerilog コンポーネント生成のワークフローを構成する (R2023a 以降) |
uvmfTestBenchConfiguration | DPIコンポーネント生成からのYAML生成とUVMFとの統合を構成する (R2024a 以降) |
モデル設定
トピック
Simulink からの UVM 生成
- UVM コンポーネント生成の概要
Simulink モデルからユニバーサル検証方法論 (UVM) 環境を生成します。 - 生成されたUVMコードをカスタマイズする
UVM テストベンチを生成するときに、ファイル バナーと HDL シミュレーション タイムスケールをカスタマイズします。 - SystemVerilogアサーションと機能カバレッジを生成する
verifyステートメントとモデル検証ブロックから SystemVerilog 即時アサーションを生成し、機能カバレッジ情報を収集します (Simulink Test™ ライセンスが必要です)。 - 調整可能なパラメータを使用して UVM シミュレーションを一般化する
Simulink 調整可能なパラメータから UVM パラメータを生成します。 - シーケンスサブシステムの調整可能なパラメータ
Simulink 調整可能なパラメータから UVM シーケンスにランダム制約パラメータを生成します。 - スコアボードサブシステムの調整可能なパラメータ
Simulink 個の調整可能なパラメータから UVM スコアボードにランダム制約パラメータを生成します。 - Simulink から個別の UVM コンポーネントを生成する
Simulink モデルから Universal Verification Methodology (UVM) コンポーネントを生成します。
MATLAB からの UVM 生成
- SystemVerilog と UVM テンプレート エンジン
テンプレートを使用して、MATLAB からカスタマイズ可能な SystemVerilog モジュールと UVM コンポーネントを生成します。 - テンプレートエンジン言語構文
テンプレート変数の定義と使用法。 - クロスプラットフォームUVMコンポーネントを生成する
Windows® ホスト マシンから Linux® オペレーティング システム用の UVM コンポーネントを生成します。
UVMフレームワーク
- Prepare DUT for UVM Framework Generation
DUT requirements for UVMF generation.
注目の例
テンプレートを使用して SystemVerilog DPI および UVM コンポーネントを作成する
この例では、組み込みテンプレートを使用して、MATLAB® 関数から SystemVerilog ダイレクト プログラミング インターフェイス (DPI) およびユニバーサル検証方法論 (UVM) コンポーネントを生成する方法を示します。この例では、生成された SystemVerilog とそれがテンプレートとどのように関連しているかについても確認します。この例では、カスタム テンプレートを作成するために使用できる基本的なテンプレート機能について説明します。
Simulink からパラメータ化された UVM テストベンチを生成する
この例では、Simulink® で設計とテストベンチを開発し、uvmbuild を使用してユニバーサル検証方法論 (UVM) 環境用の同等のシミュレーションを生成する方法を示します。その後、このテストベンチを拡張して、プロトコル固有のドライバー、制約付きランダム シーケンス、およびパラメーター化されたスコアボードを使用して検証を改良できます。
UVM テストベンチで動作 DUT を RTL DUT に置き換える
この例では、代替の C ベースの設計 DUT から、単純な動作 RTL DUT インターフェイス、さらに AXI4-Lite および AXI4-Stream バス プロトコルを使用する完全なプロトコル ベースの RTL DUT インターフェイスに移行する方法を示します。ドライバーやモニターなど、いくつかの UVM コンポーネントを変更する必要がありますが、元のテストベンチ構造とシーケンスおよびスコアボード コンポーネントは変更せずに再利用できます。
UVM テストベンチのシーケンスにランダム制約を追加する
この例では、Simulink® から生成されたユニバーサル検証方法論 (UVM) テスト ベンチに制約付きランダム検証を追加する方法を示します。Simulink パラメータと刺激生成への入力ポートの両方により、UVM テスト ベンチでランダム化可能なシーケンス クラス データ メンバーが生成されます。標準の UVM クラスの継承とファクトリー オーバーライドを通じて、設計検証エンジニアは、新しい貴重な制約付きランダム テスト ケースを UVM テスト スイートに追加できます。
UVM テストベンチのスコアボードのパラメータとカバレッジ目標を変更する
この例では、Simulink® から生成された UVM テストベンチで応答チェッカーのパラメータを制御する方法を示します。このようなパラメータ化により、設計検証エンジニアはさまざまなテスト シナリオでスコアボードを再利用できるようになります。チェッカーに Simulink パラメータを指定すると、派生テスト クラス (ランダム化の有無にかかわらず) またはコマンド ライン plusarg 経由で直接値を設定できる構成オブジェクトが生成されます。
UVMテストベンチにドライバーとモニターを含める
この例では、uvmbuild 関数を使用して、Simulink® 設計およびテスト ベンチからの UVM ドライバーとモニターを含む Universal Verification Methodology (UVM) テスト ベンチを生成します。
SystemVerilog DPI を UVM フレームワーク ワークフローに統合する
この例では、HDL Verifier™ ソフトウェアを使用して、Simulink® モデルから SystemVerilog DPI コンポーネントとして再利用可能な検証コンポーネントを生成する方法を示します。MATLAB-to-UVMF (mtlb2uvmf) ワークフローを使用して、Universal Verification Methodology (UVM) テストベンチを迅速に作成します。mtlb2uvmf ワークフローの詳細については、Siemens Verification Academy の MathWorks Integration を参照してください。
Generate UVM Framework Testbench for Block-Level Verification
Generate DPI components for a UVM sequence and predictor, and integrate them into a UVM framework (UVMF) testbench for block-level verification. The workflow follows these steps:
UVM フレームワークのカスタム予測子と DPI コンポーネントを統合する
DPI シーケンス コンポーネントをカスタム予測コンポーネントと統合し、完全に機能する UVM フレームワーク (UVMF) テスト ベンチを生成します。
