UVM世代

この例では、組み込みテンプレートを使用して、MATLAB® 関数から SystemVerilog ダイレクト プログラミング インターフェイス (DPI) およびユニバーサル検証方法論 (UVM) コンポーネントを生成する方法を示します。この例では、生成された SystemVerilog とそれがテンプレートとどのように関連しているかについても確認します。この例では、カスタム テンプレートを作成するために使用できる基本的なテンプレート機能について説明します。

この例では、Simulink® で設計とテストベンチを開発し、uvmbuild を使用してユニバーサル検証方法論 (UVM) 環境用の同等のシミュレーションを生成する方法を示します。その後、このテストベンチを拡張して、プロトコル固有のドライバー、制約付きランダム シーケンス、およびパラメーター化されたスコアボードを使用して検証を改良できます。

この例では、代替の C ベースの設計 DUT から、単純な動作 RTL DUT インターフェイス、さらに AXI4-Lite および AXI4-Stream バス プロトコルを使用する完全なプロトコル ベースの RTL DUT インターフェイスに移行する方法を示します。ドライバーやモニターなど、いくつかの UVM コンポーネントを変更する必要がありますが、元のテストベンチ構造とシーケンスおよびスコアボード コンポーネントは変更せずに再利用できます。

この例では、Simulink® から生成されたユニバーサル検証方法論 (UVM) テスト ベンチに制約付きランダム検証を追加する方法を示します。Simulink パラメータと刺激生成への入力ポートの両方により、UVM テスト ベンチでランダム化可能なシーケンス クラス データ メンバーが生成されます。標準の UVM クラスの継承とファクトリー オーバーライドを通じて、設計検証エンジニアは、新しい貴重な制約付きランダム テスト ケースを UVM テスト スイートに追加できます。

この例では、Simulink® から生成された UVM テストベンチで応答チェッカーのパラメータを制御する方法を示します。このようなパラメータ化により、設計検証エンジニアはさまざまなテスト シナリオでスコアボードを再利用できるようになります。チェッカーに Simulink パラメータを指定すると、派生テスト クラス (ランダム化の有無にかかわらず) またはコマンド ライン plusarg 経由で直接値を設定できる構成オブジェクトが生成されます。

この例では、uvmbuild 関数を使用して、Simulink® 設計およびテスト ベンチからの UVM ドライバーとモニターを含む Universal Verification Methodology (UVM) テスト ベンチを生成します。

この例では、HDL Verifier™ ソフトウェアを使用して、Simulink® モデルから SystemVerilog DPI コンポーネントとして再利用可能な検証コンポーネントを生成する方法を示します。MATLAB-to-UVMF (mtlb2uvmf) ワークフローを使用して、Universal Verification Methodology (UVM) テストベンチを迅速に作成します。mtlb2uvmf ワークフローの詳細については、Siemens Verification Academy の MathWorks Integration を参照してください。

UVM シーケンスと予測子の DPI コンポーネントを生成し、UVM フレームワーク (UVMF) テスト ベンチに統合します。

DPI シーケンス コンポーネントをカスタム予測コンポーネントと統合し、完全に機能する UVM フレームワーク (UVMF) テスト ベンチを生成します。