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UVMの生成

Simulink^®サブシステムから UVM コンポーネントを生成

Simulinkモデルからユニバーサル検証手法 (UVM) テストコンポーネントとテスト対象動作設計 (DUT) を生成します。生成されたコンポーネントは 2 つの方法で使用できます。

テストベンチとビヘイビア (DUT) を使用して UVM 最上位モデルを生成します。生成された UVM トップモジュールをテスト環境として使用し、生成された動作 DUT を独自のシミュレーションモデルに置き換えます。
UVM テストコンポーネントを生成し、既存の UVM 環境に統合します。

この機能を使用するには、 ASIC Testbench for HDL Verifierアドオンをダウンロードしてインストールします。この機能にはSimulink Coder™も必要です。

関数

uvmbuild Simulinkモデルから UVM テストベンチを生成 (R2019b 以降)

ブロック

Sequence Feedback

UVM テストベンチモデルのスコアボードとシーケンスの間を接続する (R2023a 以降)

オブジェクト

`uvmcodegen.uvmconfig`	UVM 構成オブジェクト (R2020b 以降)
`svdpiConfiguration`	MATLABから UVM および SystemVerilog コンポーネントを生成するためのワークフローを構成する (R2023a 以降)

トピック

UVM コンポーネント生成の概要
Simulinkモデルから Universal Verification Methodology (UVM) 環境を生成します。
生成された UVM コードをカスタマイズする
UVM テストベンチを生成するときに、ファイルバナーと HDL シミュレーションタイムスケールをカスタマイズします。
SystemVerilog アサーションと機能カバレッジの生成
verifyステートメントとモデル検証ブロックから SystemVerilog 即時アサーションを生成し、機能カバレッジ情報を収集します ( Simulink Test™ライセンスが必要です)。
調整可能なパラメーターを使用して UVM シミュレーションを一般化する
Simulink調整可能パラメーターから UVMパラメーターを生成します。
シーケンスサブシステムの調整可能なパラメーター
Simulink調整可能パラメーターから UVM シーケンスでランダム制約パラメーターを生成します。
スコアボードサブシステムの調整可能なパラメーター
Simulink調整可能パラメーターから UVM スコアボードにランダムな制約パラメーターを生成します。
SystemVerilog および UVM テンプレートエンジン
テンプレートを使用して、 MATLABからカスタマイズ可能な SystemVerilog モジュールと UVM コンポーネントを生成します。
テンプレートエンジンの言語構文
テンプレート変数の定義と使用法。
クロスプラットフォーム UVM コンポーネントの生成
Linux^® Windows^® オペレーティングシステム用の UVM コンポーネントを生成します。

注目の例

テンプレートを使用して SystemVerilog DPI および UVM コンポーネントを作成する

この例では、組み込みテンプレートを使用してMATLAB®関数から SystemVerilog ダイレクトプログラミングインターフェイス (DPI) およびユニバーサル検証手法 (UVM) コンポーネントを生成する方法を示します。この例では、生成された SystemVerilog とそれがテンプレートにどのように関連しているかも確認します。この例では、カスタムテンプレートの作成に使用できる基本的なテンプレート機能を説明します。

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Simulinkからパラメーター化された UVM テストベンチを生成

この例では、 Simulink®で設計とテストベンチを開発し、 uvmbuildを使用してユニバーサル検証手法 (UVM) 環境用の同等のシミュレーションを生成する方法を示します。その後、このテストベンチを拡張して、プロトコル固有のドライバー、制約付きランダムシーケンス、パラメーター化されたスコアボードを使用して検証を改良できます。

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UVM テストベンチで動作 DUT を RTL DUT に置き換える

この例では、スタンドインの C ベースデザイン DUT から、単純な動作 RTL DUT インターフェイス、さらに AXI4-Lite および AXI4-Stream バスプロトコルを使用する完全なプロトコルベースの RTL DUT インターフェイスに移行する方法を示します。ドライバーやモニターなど、いくつかの UVM コンポーネントを変更する必要がありますが、元のテストベンチ構造とシーケンスおよびスコアボードコンポーネントを変更せずに再利用できます。

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UVM テストベンチでシーケンスにランダム制約を追加する

この例では、 Simulink®から生成されたユニバーサル検証手法 (UVM) テストベンチに制約付きランダム検証を追加する方法を示します。Simulinkパラメーターとスティミュラス生成への入力ポートの両方により、UVM テストベンチでランダム化可能なシーケンスクラスデータメンバーが生成されます。標準の UVM クラス継承とファクトリオーバーライドを通じて、設計検証エンジニアは、新しく価値のある制約付きランダムテストケースを UVM テストスイートに追加できます。

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UVM テストベンチのスコアボードのパラメーターとカバレッジ目標を変更する

この例では、 Simulink®から生成された UVM テストベンチで応答チェッカーのパラメーターを制御する方法を示します。このようなパラメータ化は、設計検証エンジニアがさまざまなテストシナリオでスコアボードを再利用するのに役立ちます。チェッカーへのSimulinkパラメーターは、派生テストクラス (ランダム化または非ランダム化) で、またはコマンドライン plusarg を介して直接設定できる値を設定する構成オブジェクトになります。

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UVM テストベンチにドライバーとモニターを含める

この例では、関数uvmbuildを使用して、 Simulink®デザインとテストベンチからの UVM ドライバーとモニターを含む Universal Verification Methodology (UVM) テストベンチを生成します。

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SystemVerilog DPI を UVM フレームワークワークフローに統合する

この例では、 HDL Verifier™ソフトウェアを使用して、 Simulink®モデルから再利用可能な検証コンポーネントを SystemVerilog DPI コンポーネントとして生成する方法を示します。MATLAB-to-UVMF (mtlb2uvmf) ワークフローを使用して、Universal Verification Methodology (UVM) テストベンチを迅速に作成します。mtlb2uvmf ワークフローの詳細については、 MathWorks® IntegrationのSiemens Verification Academyを参照してください。

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