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uvmcodegen.uvmconfig
アドオンが必要: この機能には ASIC Testbench for HDL Verifier アドオンが必要です。
説明
uvmcodegen.uvmconfig
オブジェクトは、ユニバーサル検証方法論 (UVM) 構成オブジェクトです。このオブジェクトを使用して、HDL シミュレーション タイムスケールなどの UVM 生成オプションを構成します。
作成
説明
は、生成された SystemVerilog コードのパラメータを構成するデフォルトの UVM 構成オブジェクトを作成します。cfgUvm
= uvmcodegen.uvmconfig
は、1 つ以上の名前と値のペアの引数を使用してプロパティを設定します。各プロパティ名を引用符で囲みます。たとえば、cfgUvm
= uvmcodegen.uvmconfig(Name,Value
)uvmcodegen.uvmConfig('timescale','1ps/1ps')
は、時間単位に 1 ピコ秒、HDL シミュレーション精度に 1 ピコ秒のタイムスケール署名を持つ UVM 構成オブジェクトを指定します。
プロパティ
例
バージョン履歴
R2020b で導入