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生成されたUVMコードをカスタマイズする

この例では次を使用します。

SystemVerilog ファイルバナーをカスタマイズする

uvmbuild 関数を使用して UVM テストベンチを生成する場合、生成された SystemVerilog ファイルにはデフォルトのファイル バナーが含まれます。デフォルトのバナーには、ファイルの場所、ファイルが作成された日時、ファイルが作成されたときの MATLAB® および HDL Verifier™ バージョンが含まれます。

生成された SystemVerilog ファイルを、バナーのコメント ステートメント内にテキストまたはオプションのトークンを挿入することでカスタマイズできます。

  • %<Date> – ファイルが生成された日付（コンピュータの時計から取得）

  • %<FileName> – 生成されたファイルの名前

  • %<FilePath> – 生成されたファイルの場所へのフルパス

  • %<HDLV_Ver> – ファイルを作成した HDL Verifier バージョン

  • %<MATLAB_Ver> – ファイルを作成した MATLAB バージョン

  • %<ModelName> – モデル名

  • %<ModelVersion> – モデルを保存するたびに 1 ずつ増加するシリアル番号

  • %<LastModifiedDate> – モデルが最後に保存された日付 (モデル プロパティ ダイアログ ボックスの 最終保存日 フィールドから)

サブシステムの説明のバナーをカスタマイズする

Simulink® サブシステム (シーケンス サブシステムやスコアボード サブシステムなど) からマップされた SystemVerilog コンポーネントのバナーをカスタマイズするには、Simulink サブシステムを右クリックし、Properties を選択します。[プロパティ] ダイアログ ボックスで、[General] タブをクリックし、[Description] ペインにカスタム テキストを入力します。次に例を示します。

This is my custom banner
%<Date>
%<HDLV_Ver>
この例では、uvmbuild 関数を実行した後、生成された SystemVerilog に次のバナーが表示されます。
//This is my custom banner
//2020-05-08 15:06:16
//HDL Verifier 6.1

あるいは、set_param (Simulink) 関数を使用して Description パラメータを設定することもできます。たとえば、scr という名前のスコアボード サブシステムにカスタム バナーを設定するには、次のコマンドを実行します。

custom_banner = sprintf('This is my scoreboard\nFile path: %%<FilePath>');
set_param(scr,'Description',custom_banner);
uvmbuild(dut,seq,scr,'Driver',drv,'Monitor',mon);

トップモデルのバナーをカスタマイズする

最上位モデル内、または Simulink サブシステムにマップされていない SystemVerilog コンポーネント (エージェントや環境など) 内のバナーをカスタマイズするには、最上位の Simulink モデルで Description パラメータを設定します。Simulink ツールストリップで、Modeling タブをクリックし、次に Model Explorer をクリックします。右側の Model Properties ペインで、Description タブをクリックし、カスタム バナー テキストを入力します。生成された SystemVerilog ファイルでは、このテキストは、Simulink 内の特定のサブシステムにマップされていない、uvm_testbench/uvm_artifacts フォルダー内のトップモデル ファイルと SystemVerilog ファイルに表示されます。

あるいは、set_param (Simulink) 関数を使用して、最上位モデルの Description パラメータを設定することもできます。たとえば、top という名前のトップモデルのカスタム バナーを設定するには、次を実行します。

set_param('top','Description','This is a top level comment')
uvmbuild(dut,seq,scr,'Driver',drv,'Monitor',mon);

HDLシミュレーションタイムスケールのカスタマイズ

デフォルトでは、uvmbuild 関数が UVM テストベンチを生成すると、HDL シミュレーションのタイムスケールは `timescale 1ns/1ns に設定されます。次の例のように、uvmcodegen.uvmconfig 構成オブジェクトを作成し、その UVM 構成オブジェクトを uvmbuild 関数で使用することで、タイムスケールを別の値にカスタマイズできます。

cfg = uvmcodegen.uvmconfig('timescale','1ps/1ps');
uvmbuild(dut,seq,scr,'Config',cfg);

参考

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