生成された UVM コードをカスタマイズする

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この例では次を使用します。

ASIC Testbench for HDL Verifier ASIC Testbench for HDL Verifier

SystemVerilog ファイルバナーのカスタマイズ

uvmbuild関数を使用して UVM テストベンチを生成すると、生成された SystemVerilog ファイルにはデフォルトのファイルバナーが含まれます。デフォルトのバナーには、ファイルの場所、ファイルが作成された日時、ファイルが作成されたMATLAB^®およびHDL Verifier™のバージョンが含まれます。

バナーのコメントステートメント内にテキストまたはこれらのオプションのトークンを挿入することで、生成された SystemVerilog ファイルをカスタマイズできます。

%<Date> – ファイルが生成された日付 (コンピューターの時計から取得)
%<FileName> – 生成されたファイルの名前
%<FilePath> – 生成されたファイルの場所へのフルパス
%<HDLV_Ver> – ファイルを作成したHDL Verifierのバージョン
%<MATLAB_Ver> – ファイルを作成したMATLABのバージョン
%<ModelName> – モデルの名前
%<ModelVersion> – シリアル番号。モデルを保存するたびに 1 ずつ増加します。
%<LastModifiedDate> – モデルが最後に保存された日付 ([モデルプロパティ] ダイアログボックスの [最終保存日] フィールドから)

サブシステム説明のバナーをカスタマイズする

Simulink^®サブシステム (シーケンスサブシステムやスコアボードサブシステムなど) からマップされた SystemVerilog コンポーネントのバナーをカスタマイズするには、 Simulinkサブシステムを右クリックし、 []を選択します$Properties。[プロパティ]ダイアログボックスで、 [General]タブをクリックし、 [Description]ペインにカスタムテキストを入力します。以下に例を示します。

This is my custom banner
%<Date>
%<HDLV_Ver>

この例では、 uvmbuild関数を実行した後、生成された SystemVerilog に次のバナーが表示されます。

//This is my custom banner
//2020-05-08 15:06:16
//HDL Verifier 6.1

あるいは、 set_param (Simulink)関数を使用して、Descriptionパラメーターを設定することもできます。たとえば、 scrという名前のスコアボードサブシステムのカスタムバナーを設定するには、次のコマンドを実行します。

custom_banner = sprintf('This is my scoreboard\nFile path: %%<FilePath>');
set_param(scr,'Description',custom_banner);
uvmbuild(dut,seq,scr,'Driver',drv,'Monitor',mon);

最上位モデルのバナーをカスタマイズする

最上位モデル、またはSimulinkサブシステム (エージェントや環境など) にマップされていない SystemVerilog コンポーネントでバナーをカスタマイズするには、最上位ので descriptionパラメーターを設定します。 $Simulinkモデル。Simulinkツールストリップで、 Modelingタブをクリックし、 Model Explorerをクリックします。右側のModel Propertiesペインで、 Descriptionタブをクリックし、カスタムバナーテキストを入力します。生成された SystemVerilog ファイルでは、このテキストは、 uvm_testbench/uvm_artifactsフォルダー内の最上位モデルファイルと SystemVerilog ファイルに表示されますが、これらはSimulink内の特定のサブシステムにマップされていません。。

あるいは、 set_param (Simulink)関数を使用して、最上位モデルの descriptionパラメーターを設定することもできます。たとえば、 topという名前の最上位モデルのカスタムバナーを設定するには、次のコマンドを実行します。

set_param('top','Description','This is a top level comment')
uvmbuild(dut,seq,scr,'Driver',drv,'Monitor',mon);

HDL シミュレーションのタイムスケールをカスタマイズする

デフォルトでは、 uvmbuild関数が UVM テストベンチを生成するとき、HDL シミュレーションタイムスケールは`timescale 1ns/1nsに設定されます。次の例のように、 uvmcodegen.uvmconfig構成オブジェクトを作成し、その UVM 構成オブジェクトをuvmbuild関数で使用することで、タイムスケールを別の値にカスタマイズできます。

cfg = uvmcodegen.uvmconfig('timescale','1ps/1ps');
uvmbuild(dut,seq,scr,'Config',cfg);

参考

uvmbuild | uvmcodegen.uvmconfig