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ASIC テストベンチ

ASICおよび高度なFPGA設計用のテストベンチを生成する

ASIC Testbench for HDL Verifier™ は、HDL Verifier が MATLAB® または Simulink® から Universal Verification Methodology (UVM) または SystemVerilog 環境にテスト コンポーネントと検証モデルを生成できるようにするアドオンです。これらのモデルは HDL シミュレーターでネイティブに実行されます。

  • MATLAB および Simulink から SystemVerilog ダイレクト プログラミング インターフェイス (DPI) コンポーネントを生成します。詳細については、SystemVerilog DPI コンポーネントの生成を参照してください。

  • MATLAB および Simulink から UVM コンポーネントまたは環境を生成します。詳細については、UVM コンポーネント生成の概要を参照してください。

  • Simulink から SystemC™ TLM 互換のトランザクション レベル モデルをエクスポートします。詳細については、TLM コンポーネント生成を参照してください。

この機能を使用するには、ASIC Testbench for HDL Verifier アドオンをダウンロードしてインストールしてください。

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