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トランザクションレベルモデル生成

SystemC TLM仮想プロトタイプの生成

HDL Verifier™ は Simulink® Coder™ または Embedded Coder® と統合して、SystemC™ TLM 互換のトランザクション レベル モデルをエクスポートします。このコンポーネントを動作モデルとして HDL シミュレーションに統合できます。

TLM 生成ツールは、デフォルトのソケットとメモリ構成を提供します。TLM コンポーネントのソケットとメモリ マップをカスタマイズするには、IP-XACT™ ファイルを提供します。生成されたコンポーネントを、SystemC スレッドまたはコールバック関数を使用するように構成できます。

HDL Verifier は、TLM テストベンチ、テスト ベクトル、および makefile を生成して、コンポーネントを検証し、HDL シミュレータ環境への統合を支援します。

この機能を使用するには、ASIC Testbench for HDL Verifier アドオンをダウンロードしてインストールしてください。

すべての TLM 生成機能が MATLAB® Online™ で使用できるわけではありません。

トピック

TLMコンポーネントとテストベンチを生成する

メモリマップを定義する

TLMコンポーネントのエクスポート

注目の例