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Simulink から個別の UVM コンポーネントを生成する

HDL Verifier™ では、次のコンポーネントについて、Simulink^® サブシステムから個別の UVM コンポーネントと追加の必要な成果物を生成できます。

• UVMシーケンス

• UVM 予測子

• UVM スコアボード

分離された Simulink モデルから UVM アーティファクト (シーケンス、予測子、スコアボードなど) を生成し、生成された UVM アーティファクトを既存の UVM テスト環境に埋め込むことができます。あるいは、継続的な開発のために引き渡すこともできます。

Simulink モデルからコンポーネントを生成するには:

1. HDL Verifier アプリを開き、HDL Verifier Mode を DPI Component Generation に設定します。

2. Prepare セクションで、SystemVerilog Settings をクリックします。次に、SystemVerilog DPI ペインで、Component template type を UVM Sequence、UVM Predictor、または UVM Scoreboard に設定します。[OK] をクリックします。

   

3. モデル内のサブシステムを選択し、Generate DPI Component をクリックします。

これで、生成されたコンポーネントを UVM テストベンチに含めることができます。