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調整可能なパラメーターを使用して UVM シミュレーションを一般化する

Universal Verification Methodology (UVM) は、生成された SystemVerilog コンポーネントの調整可能なパラメーターをいくつかの方法でサポートします。

UVM コンポーネントの生成の詳細については、 「UVM コンポーネント生成の概要」を参照してください。

メモ

この機能には、 ASIC Testbench for HDL Verifierアドオンが必要です。

参考

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