調整可能なパラメータを使用して UVM シミュレーションを一般化する

ユニバーサル検証方法論 (UVM) は、生成された SystemVerilog コンポーネント内の調整可能なパラメータをいくつかの方法でサポートします。

DPI コンポーネントの調整可能なパラメータ方法論を使用して SystemVerilog パラメータを作成します。DPI コンポーネントで調整可能なパラメータを使用する方法の詳細については、シミュレーション中にゲインパラメータを調整するを参照してください。
制約付きランダム刺激を作成するためにシーケンスサブシステムをパラメーター化します。シーケンスサブシステムの調整可能なパラメーターの詳細については、シーケンスサブシステムの調整可能なパラメータを参照してください。
UVM ファイルを再生成する必要なく、さまざまなシナリオチェックのスコアボードを一般化します。スコアボードサブシステムの調整可能なパラメータの詳細については、スコアボードサブシステムの調整可能なパラメータを参照してください。

UVM コンポーネント生成の詳細については、UVM コンポーネント生成の概要を参照してください。

メモ

この機能には ASIC Testbench for HDL Verifier アドオンが必要です。

参考